[发明专利]快闪存储器的分页缓冲器

摘要

本发明提供一种快闪存储器的分页缓冲器，其包含有一电压源，一锁定电路，以及多个切换开关，首先，控制该切换开关而重置该锁定电路的第一、二端分别达到一预定电平，若一存储单元不需编程化，当该电压电源输出一编程电压时，该锁定电路的第一、二端的电压维持不变，若该存储单元需编程化，当该电压源输出一编程电压时，该锁定电路的第一、二端的电压改变，而当该存储单元完成编程化之后，该锁定电路的第一、二端的电压分别回复至该预定电平。

主权项

1.一种分页缓冲器(Page buffer)，用来依据一输入信号更新一快闪存储器(flash memory)中的存储单元(memory cell)所存储的数据，该分页缓冲器包含有：一电压源，用来输出一第一电压以及一第二电压；一锁定电路(latch circuit)，其包含有一第一端及一第二端，且当其中一端为一高电压电平时，则另一端为一低电压电平，该锁定电路是用来依据输入该第一端或第二端的输入信号而锁定(latch)该第一端及第二端的相对应电压电平；以及多个切换开关，其包含有：一重置开关，连接于该电压源与该锁定电路的第一端之间；一载入开关，连接于该锁定电路的第二端；一验证开关，连接于该锁定电路的第一端；一控制开关，其一端连接于该电压源，而另一端分别连接于该载入开关与该验证开关；以及 一写入开关，连接于该锁定电路的第二端及该存储单元；其中于第一时段时，控制该重置开关使该锁定电路的第一、二端分别达到一预定电平，于第一时段后的第二时段时，读取该输入信号并控制该载入开关以及该控制开关以调整该锁定电路的相对应第一、二端的电压电平，于第二时段后的第三时段时，依据该输入信号控制该写入开关以及该控制开关，并对该存储单元进行相对应的数据更新，而于第三时段后的第四时段时，控制该验证开关以及该控制开关以验证该输入信号是否与该存储单元所存储的数据相符，若该存储单元所存储的数据与该输入信号相符，则该存储单元完成对应于该输入信号的数据更新，若该存储单元存储的数据与该输入信号不符，则重复第三时段与第四时段的操作，直到该存储单元完成对应于该输入信号的数据更新为止。