[发明专利]带有耦合的乘法一累加单元的数字信号处理器无效
| 申请号： | 01805294.0 | 申请日： | 2001-02-23 |
| 公开（公告）号： | CN1439126A | 公开（公告）日： | 2003-08-27 |
| 发明（设计）人： | G·C·西;陈旭峰;许德祚 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | G06F7/544 | 分类号： | G06F7/544 |
| 代理公司： | 上海专利商标事务所 | 代理人： | 李玲 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 将两个乘法－累加单元耦合在一起以在一个周期内完成计算(B＊C)+/－(D＊E)。加法器(216)将两个乘法器(206)、(208)的乘积加在一起。其和被施加到第1累加器(220)。最好是将第2乘积施加到第2累加器(222)，并且多路复用器(218)将0或者第2乘积施加到加法器(216)。如果要同时地执行两个不相关的计算，那么就应用0，并且第2累加器的输出就被反馈回寄存器堆(PI2)。如果要执行单个(B＊C)+(D＊E)计算，那么第2乘积就被施加到加法器，并且不予处理第2累加器的输出。 | ||
| 搜索关键词： | 带有 耦合 乘法 累加 单元 数字信号 处理器 | ||
【主权项】：
1.一种电子电路，其特征在于包括：(a)具有第1和第2输入以及第1至第6输出的寄存器堆；(b)接收寄存器堆的第1输出的第1移位器；(c)接收寄存器堆的第2和第3输出并有输出的第1乘法器；(d)接收寄存器堆的第4和第5输出并有输出的第2乘法器；(e)接收第1乘法器的输出并有输出的第2移位器；(f)接收第2乘法器的输出并有输出的第3移位器；(g)接收第1移位器的输出并有输出的舍入法多路复用器；(h)在第1输入接收第2移位器的输出并有输出的第1加法器；(i)接收0或者第3移位器的输出并将输出施加到第1加法器的第2输入的多路复用器；(j)接收舍入法多路复用器和第1加法器的输出并将输出反馈回寄存器堆的第1输入的第2加法器；以及(k)接收第3移位器输出和第6寄存器输出并将输出反馈回寄存器堆的第2输入的第3加法器。
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