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[发明专利]减少延迟错误校正解码-CN201880035724.6有效
发明人： P·J·米尼;B·特拉格;G·D·吉尔达;A·奥尼尔 -专利权人：国际商业机器公司
申请日： 2018-06-14 - 公布日： 2023-05-26 - 主分类号： H03M13/00 文献下载
摘要：公开了用于使用减少延迟符号错误纠正解码器执行减少延迟错误解码的系统，方法和计算机可读介质，该解码器利用枚举的并行乘法代替除法，并用常数乘法代替一般乘法。使用并行乘法代替除法可以提供减少延迟，并且用常数乘法代替一般乘法允许逻辑减少。另外，减少符号错误纠正解码器可以利用解码项共享，这可以产生解码器逻辑的进一步减少和进一步的延迟改进。
减少延迟错误校正解码

[发明专利]通用高和低随机位纠错逻辑-CN201980026523.4在审
发明人： J·奥康纳;B·特拉格;W·莫尔;M·戈卢布;B·W·迈克尔;P·J·米尼 -专利权人：国际商业机器公司
申请日： 2019-04-02 - 公布日： 2020-11-24 - 主分类号： G11C16/26 文献下载
摘要：本发明的实施例包括存储器模块，该存储器模块包括多个存储器设备和存储缓冲器设备。所述存储器设备中的每一个被表征为高随机位错误率(RBER)和低RBER存储器设备中的一者。存储器缓冲器设备包括读数据接口，以接收从存储器设备之一上的存储器地址读取的数据。存储器缓冲器设备还包括通用纠错逻辑，用于检测和校正从高RBER和低RBER存储器设备两者读取的数据中的错误状况。通用纠错逻辑包括多个纠错单元，其提供不同的纠错复杂度等级并且具有不同的延迟时间。纠错单元包括第一快速路径纠错单元，用于隔离和校正随机符号误差。
通用随机纠错逻辑

[发明专利]用于分布式缓冲器存储器系统的地址/命令芯片同步的自动数据芯片地址定序器-CN201880077210.7在审
发明人： S·卡洛;S·M·艾克霍夫;S·鲍威尔;郑杰;G·范休本;P·J·米尼 -专利权人：国际商业机器公司
申请日： 2018-11-22 - 公布日： 2020-07-14 - 主分类号： G06F13/16 文献下载
摘要：公开了一种或多种存储器系统、架构结构和/或在存储器设备中存储信息的方法，以改进数据带宽和/或减少存储器系统中的通信链路上的负载。该系统可以包括一个或多个存储器设备、一个或多个存储器控制电路和一个或多个数据缓冲器电路。在一个实施例中，主机仅通过其与数据缓冲器电路的通信链路来传输数据。在一个方面，存储器控制电路不向数据缓冲器电路发送控制信号。在一个方面，存储器控制电路和数据缓冲器电路各自维持单独的状态机驱动的地址指针或本地地址定序器，其包含相同序列中的相同标签。在另一方面，公开了一种重新同步方法。
用于分布式缓冲器存储器系统地址命令芯片同步自动数据定序器

[发明专利]使用校验子分析的故障总线通道检测-CN201180024673.5有效
发明人： L·拉斯特拉斯-莫塔诺;P·J·米尼;K·高尔 -专利权人：国际商业机器公司
申请日： 2011-06-08 - 公布日： 2013-01-23 - 主分类号： G06F11/10 文献下载
摘要：使用校验子分析的故障总线通道检测包括一种方法，包括：接收错误检测代码的多个校验子，所述错误检测代码与已在总线上传输的多个帧关联，所述总线包括多个通道并由所述错误检测代码来保护。所述方法包括对于所述校验子中的每个校验子，针对所述通道中的每个通道而执行以下操作：在假设该通道是故障通道的情况下对该校验子进行解码，所述解码输出解码结果；判定所述解码结果是否是有效解码；以及响应于判定所述解码结果是有效解码而为所述通道投票。然后响应于所述投票而标识故障通道，所述故障通道的特征在于，其具有的投票多于所述总线上的至少一个其他通道。
使用校验分析故障总线通道检测

[发明专利]稳定异步接口的方法和计算机系统装置-CN200710154422.4有效
发明人： P·J·米尼;A·P·库伦;M·菲 -专利权人：国际商业机器公司
申请日： 2007-09-12 - 公布日： 2008-03-19 - 主分类号： G06F13/38 文献下载
摘要：一种在不使用异步控制信号的情况下在源和宿之间进行异步数据传输的方法和计算机系统装置。所述装置包括亚稳定电路、数据更改检测逻辑、稳定窗口延迟计数器和多路复用器/寄存器对，以允许在转变期间保存先前的稳定数据。虽然所使用的处理逻辑特别应用于异步逻辑，但是同样可以将所述逻辑扩展到同步或未定时接口。还公开了调整窗口延迟的可编程装置。
稳定异步接口方法计算机系统装置