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[发明专利]使用静电放电(ESD)保护钳位技术的设备-CN201811136931.9在审
发明人： M·M·佩莱拉;S·M·博哈伊竹 -专利权人：半导体组件工业公司
申请日： 2018-09-27 - 公布日： 2019-04-09 - 主分类号： H01L27/02 文献下载
摘要：本申请涉及使用静电放电(ESD)保护钳位技术的设备。在一些实施方式中，本发明公开了一种装置，所述装置可包括设置在所述半导体区域上的后端区域和半导体区域，所述半导体区域包括电子器件。所述后端区域可包括第一端子和第二端子。所述装置可包括电耦接在所述第一端子和所述第二端子之间的绝缘体‑金属转变(IMT)材料。
半导体区域后端区域静电放电钳位绝缘体电子器件金属转变电耦申请

[发明专利]用于制造包含每单位面积有高电容的电容器的半导体组件的方法-CN200780014049.0有效
发明人： M·M·佩莱拉 -专利权人：先进微装置公司
申请日： 2007-02-20 - 公布日： 2009-05-06 - 主分类号： H01L27/06 文献下载
摘要：本发明提供一种制造半导体组件(20)之方法，该半导体组件(20)包含每单位面积具有高电容之电容器(24)。该组件系形成于绝缘体上半导体(SOI)衬底(26)中及上，该SOI衬底(26)具有第一半导体层、在该第一半导体层上的绝缘体(30)层(32)、以及覆于该绝缘体层上之第二半导体层(28)。该方法包括于该第一半导体层(32)中形成第一电容器电极(48)，以及沉积包括Ba_1-xCaxTi_1-yZr_yO₃之电介质层(52)覆于该第一电容器电极(48)上。沉积与图案化导电材料，以形成覆于该电介质层(52)上之第二电容器电极(54)，因此形成具有高介电常数电介质(52)之电容器(24)。接着，MOS晶体管(22)系形成于该第二半导体层(28)的一部分中，该MOS晶体管，尤其是该MOS晶体管之栅极电介质(56)，其形成系与电容器之形成无关，且与该电容器电性隔离(38)。
用于制造包含单位面积电容电容器半导体组件方法

[发明专利]用于制造受应力的MOS器件的方法-CN200680028397.9有效
发明人： I·佩多斯;M·M·佩莱拉 -专利权人：先进微装置公司
申请日： 2006-07-20 - 公布日： 2008-07-30 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种在半导体衬底中和上制造受应力之MOS器件(stressed MOS device)(30)之方法。该方法包括下列步骤：形成覆于半导体衬底上之栅电极(gate electrode)(66)，以及于该半导体衬底(36)中刻蚀第一沟槽(82)和第二沟槽(84)，该第一沟槽和第二沟槽形成为对准于该栅电极(66)。选择性地生长应力引发材料(stress inducing material)(90)于第一沟槽和第二沟槽中，并将导电率判定杂质离子植入于应力引发材料(90)中以在该第一沟槽(82)中形成源极区域(92)和在该第二沟槽(84)中形成漏极区域(94)。于该离子植入步骤后，沉积机械硬材料层(96)在该应力引发材料上以维持于衬底中引发之应力。
用于制造应力 mos 器件方法

[发明专利]绝缘体上半导体装置的制造方法-CN200680016389.2无效
发明人： M·M·佩莱拉 -专利权人：先进微装置公司
申请日： 2006-04-19 - 公布日： 2008-05-14 - 主分类号： H01L21/84 文献下载
摘要：本发明提供一种绝缘体上半导体(SOI)装置(20)的制造方法。于一个实施例中，本方法包括提供单晶硅衬底(24)，在该衬底上覆有单晶硅层(22)，并以电介质层(26)将该衬底与该单晶硅层分隔。沉积并图案化栅电极材料(39)以形成栅电极(40，42)和间隔件(44)。使用该栅电极(40，42)作为离子注入掩模而将杂质决定掺杂物离子(54，56)注入到单晶硅层(22)中，以在该单晶硅层(22)中形成间隔开的源极(56，66)和漏极(58，68)区域，以及使用该间隔件(44)作为离子注入掩模而将该杂质决定掺杂物离子注入到单晶硅衬底(24)中，以在该单晶硅衬底(24)中形成间隔开的装置区域(60，70)。然后形成电接触件(76)接触该等间隔开的装置区域(60，70)。
绝缘体上半导体装置制造方法

[发明专利]应变半导体衬底及其制法-CN200480035815.8有效
发明人： M·M·佩莱拉;S·S·千 -专利权人：先进微装置公司
申请日： 2004-10-26 - 公布日： 2007-01-03 - 主分类号： H01L21/304 文献下载
摘要：一种利用应变硅(SMOS)衬底(20)的集成电路制造方法。该衬底(20)利用于基层中的沟槽(36)以诱发层中的应力。该衬底可包括硅。该沟槽(36)于主要衬底之后侧或绝缘层上覆半导体晶圆上形成有多个柱状体(35)。
应变半导体衬底及其制法