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[发明专利]III-V构造集成在IV族基材上-CN202110534154.9在审
发明人： L·维特斯;N·瓦尔登;A·M·沃克;B·库纳特;Y·莫里斯 -专利权人： IMEC非营利协会
申请日： 2021-05-17 - 公布日： 2021-11-23 - 主分类号： H01L21/8258 文献下载
摘要：一种用于在IV族基材(1)上形成III‑V构造的方法，所述方法包括：a.提供包括IV族基材(1)和其上的电介质(2)的组件，所述介电层包括底部暴露于IV族基材(1)的沟槽，b.沟槽中开始生长第一III‑V结构，c.在位于底部部分(4)顶部的沟槽外继续生长，d.在第一III‑V结构的顶部部分(5)上外延生长第二III‑V牺牲结构(6)，e.在第二III‑V牺牲结构(6)上外延生长第三III‑V结构(7,7',7”,8)，所述第三III‑V结构(7,7',7”,8)包括：ii.顶部III‑V层，f.使顶部层的第一部分(8')与其第二部分(8')物理断开，以及g.使第二III‑V牺牲结构(6)与液体蚀刻介质接触。
iii 构造集成 iv 基材

[发明专利]锗纳米线制造-CN201810723961.3有效
发明人： L·维特斯;K·沃斯特恩 -专利权人： IMEC非营利协会
申请日： 2018-07-04 - 公布日： 2021-08-03 - 主分类号： H01L21/336 文献下载
摘要：一种形成包含至少一个Ge纳米线的半导体装置的方法(100)，所述方法(100)包括：提供(110)包含至少一个鳍片(200)的半导体结构，所述至少一个鳍片包含至少一个Ge层(220)与SiGe层(210)交替的堆叠；将SiGe(210)至少部分氧化(120)为SiGeOx；用介电材料(230)封盖(130)鳍片(200)；退火(140)；选择性去除(150)介电材料和SiGeOx。
纳米制造

[发明专利]III-V器件与IV族器件的共同集成-CN202010897027.0在审
发明人： A·M·沃克;L·维特斯 -专利权人： IMEC非营利协会
申请日： 2020-08-31 - 公布日： 2021-04-16 - 主分类号： H01L27/06 文献下载
摘要：在第一方面，本发明涉及一种方法，该方法包括：(a)提供SixGe1‑x(100)基材(10)，其中x为0‑1；(b)选择用于在其中形成IV族器件(50)的第一区域(21)和用于在其中形成III‑V器件(80)的第二区域(22)，第一区域和第二区域(22)各自包括SixGe1‑x(100)基材(10)的一部分；(c)至少为III‑V器件(80)形成沟槽隔离(30)；(d)在第一区域(21)中提供SiyGe1‑y(100)表面(15)，其中y为0到1；(e)在第一区域(21)中的SiyGe1‑y(100)表面(15)上至少部分地形成IV族器件(50)；(f)在第二区域(22)中形成暴露SixGe1‑x(100)基材(10)的沟槽(60)，相对于第一区域(21)中的SiyGe1‑y(100)表面(15)，沟槽(60)具有至少200nm，优选至少500nm，更优选至少1μm，最优选至少2μm的深度，例如4μm；(g)使用纵横比捕获在沟槽(60)中生长III‑V材料(71,72)；以及(h)在III‑V材料(71,72)上形成III‑V器件(80)，III‑V器件(80)包括至少一个接触区域(83)，该接触区域(83)的高度与IV族器件(50)的接触区域(53)的高度的差异在100nm以内，优选50nm以内，更优选20nm以内，最优选10nm以内。
iii 器件 iv 共同集成

[发明专利]用于纳米线半导体器件的内间隔-CN201810175021.5有效
发明人： K·沃斯汀;H·梅尔腾斯;L·维特斯;A·西卡维;堀口直人 -专利权人： IMEC非营利协会
申请日： 2018-03-02 - 公布日： 2020-06-23 - 主分类号： H01L29/775 文献下载
摘要：一种在纳米线之间形成内间隔的方法(100)：提供(110)鳍片，所述鳍片包含交替的牺牲材料(4)的层与纳米线材料(3)的层的堆叠；选择性地除去(130)部分牺牲材料(4)，从而形成凹陷(5)；将电介质材料(10)沉积(140)到凹陷(5)中，形成在凹陷(5)中的电介质材料和在凹陷(5)外的多余的电介质材料，其中在各凹陷(5)中的电介质材料中保持缝隙(11)；使用第一蚀刻剂除去(150)多余的电介质材料；使用第二蚀刻剂扩大(160)缝隙(11)，形成间隙(12)，使得余下的电介质材料仍然覆盖牺牲材料并部分覆盖纳米线材料，使得外端可接近；在外端上生长(170)电极材料，使得从相邻外端生长的电极材料合并，从而覆盖间隙(12)。
用于纳米半导体器件间隔

[发明专利]纳米线半导体器件中内间隔的形成-CN201711190421.5有效
发明人： K·沃斯汀;L·维特斯;H·梅尔腾斯 -专利权人： IMEC非营利协会
申请日： 2017-11-24 - 公布日： 2020-06-05 - 主分类号： H01L21/336 文献下载
摘要：一种在半导体器件的纳米线之间形成内间隔的方法(100)。该方法(100)包括：‑提供(110)包含至少一个鳍片的半导体结构，所述至少一个鳍片包含交替的牺牲材料(4)层和纳米线材料(3)层的堆叠，所述半导体结构包含部分覆盖至少一个鳍片的层堆叠的伪栅极(7)；‑至少除去(120)紧邻伪栅极的牺牲材料(4)；‑使紧邻伪栅极的牺牲材料(4)和纳米线材料(3)氧化(130)，分别产生间隔氧化物(9)和纳米线氧化物(10)；‑除去(140)纳米线氧化物(10)，直到纳米线氧化物(10)被完全除去，至少一部分间隔氧化物(9)被保留，其中保留的间隔氧化物(9)是内间隔。
纳米半导体器件间隔形成

[发明专利]在Si基材上集成III-V器件-CN201910814542.5在审
发明人： A·M·沃克;L·维特斯;N·瓦尔登;R·兰格;B·库纳特 -专利权人： IMEC非营利协会
申请日： 2019-08-30 - 公布日： 2020-03-20 - 主分类号： H01L21/762 文献下载
摘要：一种用于形成半导体结构的方法，所述方法包括：a)提供硅基材(1)，其具有分别属于第一基材区域(13)和第二基材区域(14)的第一平坦顶表面(11)和第二平坦顶表面(12)，第一平坦顶表面(11)低于第二顶表面(12)，由此形成划分第一基材区域(13)和第二基材区域(14)的台阶(15)，b)在第二基材区域(14)中至少局部地形成一个或多个硅半导体器件，并且在第一基材区域(13)中至少局部地形成一个或多个III‑V半导体器件。
si 基材集成 iii 器件

[发明专利]一种形成NMOS晶体管装置的锗通道层、NMOS晶体管装置和CMOS装置的方法-CN201510435539.4有效
发明人： J·米塔德;R·鲁;L·维特斯 -专利权人： IMEC非营利协会
申请日： 2015-07-22 - 公布日： 2019-06-28 - 主分类号： H01L21/336 文献下载
摘要：一种形成用于NMOS晶体管装置的锗通道层的方法，该方法包括：a.提供具有侧壁的沟槽，所述侧壁由介电材料结构限定并邻接硅基材的表面；b.在所述表面上的所述沟槽中种植晶种层，所述晶种层具有前表面，所述前表面包含具有(111)取向的分面；c.在所述沟槽中的所述晶种层上种植应变弛豫缓冲层，所述应变弛豫缓冲层包含硅锗；d.在所述应变弛豫缓冲层上种植包含锗(Ge)的通道层；以及相关NMOS晶体管装置和CMOS装置。
一种形成 nmos 晶体管装置通道 cmos 方法