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[发明专利]通过合并极化码图的级的低延迟极化编码和解码-CN201880039343.5有效
发明人： R·蒙德;M·布雷扎;钟世达;I·安德雷德;陈泰海 -专利权人：交流通讯有限公司
申请日： 2018-06-12 - 公布日： 2023-08-22 - 主分类号： H03M13/13 文献下载
摘要：描述了极化解码器内核(111)。极化解码器内核(111)被配置为：接收来自块尺寸为N的软内核编码块(113)的一个或多个软比特，以及输出来自恢复的内核信息块(114)的一个或多个恢复的内核信息比特。极化解码器内核(111)包括取决于内核块尺寸N将极化码图(201、202、203)分解成任意数量的列(1701、1702)的分解。
通过合并极化延迟编码解码

[发明专利]具有F功能和G功能的LLR域计算的极性解码器-CN201880039349.2有效
发明人： R·蒙德;M·布雷扎;钟世达;I·安德雷德;陈泰海 -专利权人：交流通讯有限公司
申请日： 2018-06-12 - 公布日： 2023-08-04 - 主分类号： H03M13/13 文献下载
摘要：描述了极性解码器核(111)。该极性解码器核(111)包括处理单元(2201)，该处理单元(2201)具有：至少一个输入，被配置为接收至少一个输入对数似然比LLR(2202、2203)；逻辑电路，被配置为操纵至少一个输入LLR；以及至少一个输出，被配置为输出经操纵的至少一个LLR。所述处理单元(2201)的逻辑电路仅包括单个两输入加法器(2207)以操纵所述至少一个输入LLR，并且输入LLR和经操纵的LLR为定点数表示的格式，所述定点数表示包括2的补码二进制数和附加符号位。
具有功能 llr 计算极性解码器

[发明专利]用于极化码的按块并行冻结位生成-CN201880053639.2有效
发明人： R·蒙德;M·布雷扎;钟世达;I·安德雷德;陈泰海 -专利权人：交流通讯有限公司
申请日： 2018-07-04 - 公布日： 2023-08-04 - 主分类号： H03M13/13 文献下载
摘要：描述了一种被配置为执行极化编码的电子设备。该电子设备包括：位模式生成器(3403)，被配置为在一系列(t＝[n/w])个时钟周期上相继地执行位模式生成处理；以及计数器(c，4203)，能够操作地耦合到位模式生成器(3403)并且被配置为在一系列(t＝[n/w])个时钟周期上对相继的位模式生成子处理的数量进行计数。位模式生成器(3403)被配置为：在每个相继的t＝[n/w]个时钟周期中提供来自位模式向量(bk,n)的(w)位的相继子集；其中位模式向量包括n个位，其中“k”个位采用第一二进制值，而n‑k个位采用补码二进制值。
用于极化并行冻结生成

[发明专利]具有逻辑三维存储器的极化编码器、通信单元、集成电路及其方法-CN201880039350.5有效
发明人： R·蒙德;M·布雷扎;钟世达;I·安德雷德;陈泰海 -专利权人：交流通讯有限公司
申请日： 2018-06-12 - 公布日： 2023-08-01 - 主分类号： H03M13/13 文献下载
摘要：描述了一种极化编码器电路。极化编码器电路包括一条或多条数据路径；以及至少一个逻辑三维3D存储器块，耦合到一条或多条数据路径并包括至少一个逻辑3D存储器块的两个或更多个随机存取存储器RAM的数量作为第一维度，其中两个或更多个RAM包括一个或多个元素的宽度作为第二维度以及一个或多个地址的深度作为第三维度，并且其中第一维度或第二维度具有尺寸其中sd是在一条或多条数据路径中的数据路径中的级数。控制器耦合到至少一个逻辑3D存储器块并被配置为指引一条或多条数据路径处理跨第一维度和第二维度中的至少一个维度从至少一个逻辑3D存储器块读取的位，并被配置为指引一条或多条数据路径将经处理的位跨第一维度和第二维度中的至少一个维度写入至少一个逻辑3D存储器块。还描述了以下中的至少一个：其中在一条或多条数据路径的输出处提供的每组经处理的n位在单个写入操作中被写入至少一个逻辑3D存储器块；其中在一条或多条数据路径中的数据路径的输入处所需的每组经处理的n位能够在单个读取操作中从至少一个逻辑3D存储器块无缝获得。
具有逻辑三维存储器极化编码器通信单元集成电路及其方法

[发明专利]极化编码器、通信单元、集成电路及其方法-CN201880039392.9有效
发明人： R·蒙德;M·布雷扎;钟世达;I·安德雷德;陈泰海 -专利权人：交流通讯有限公司
申请日： 2018-06-12 - 公布日： 2023-08-01 - 主分类号： H03M13/13 文献下载
摘要：描述了极化编码器内核、通信单元、集成电路和极化编码方法。极化编码器内核被配置为从内核块大小为N的内核信息块接收一个或多个比特；以及从具有与内核块大小N相匹配的块大小的内核编码块输出一个或多个比特；其中，极化编码器内核包括将极化码图分解为具有多个列，所述多个列由重复使用的单个数据路径处理，所述多个列中的至少一个包含两个或更多个级，并且其中所述多个列中的各列进一步分解为一个或多个极化码子图，并且所述极化编码器内核被配置为一次一个极化码子图地处理编码比特。
极化编码器通信单元集成电路及其方法

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