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[发明专利]MAC处理流水线、控制和配置其的电路系统及操作其的方法-CN202180019375.0在审
发明人： F·A·瓦尔;C·C·王 -专利权人：弗莱克斯-罗技克斯技术公司
申请日： 2021-03-30 - 公布日： 2022-11-01 - 主分类号： G06F9/02 文献下载
摘要：一种集成电路，包括控制/配置电路系统，该电路系统与多个互连(例如，串联)的乘法器‑累加器电路和/或一行或多行互连(例如，串联)的乘法器‑累加器电路接口。控制/配置电路系统可以包括多个控制/配置电路，每个控制/配置电路与至少一个多位MAC执行流水线接口，其中每个流水线包括多个互连(例如，串联)的乘法器‑累加器电路。每个控制/配置电路可以包括以下中的一个或多个(或所有)(i)可配置输入数据信号路径，以在(一个或多个)执行序列期间向流水线的MAC提供数据，(ii)可配置累加数据路径，用于在执行序列期间由MAC生成的正在进行/累加的MAC累加总数，以及(iii)可配置输出数据路径，用于由执行序列生成的输出数据(即，经由执行流水线的乘法器‑累加器电路或MAC处理器处理的输入数据)。
mac 处理流水线控制配置电路系统操作方法

[发明专利]对数加法-累加器电路系统、包括其的处理流水线以及操作方法-CN202080069215.2在审
发明人： F·A·瓦尔;王成诚 -专利权人：弗莱克斯-罗技克斯技术公司
申请日： 2020-11-21 - 公布日： 2022-07-08 - 主分类号： G06F7/556 文献下载
摘要：一种集成电路，包括多个串联连接的对数加法‑累加器电路，以在操作中执行对数加法和累加操作，其中每个对数加法‑累加器电路包括：(i)对数加法电路，用于将各自具有对数数据格式的第一输入数据与过滤器权重数据相加，并生成和输出具有对数数据格式的第一和数据，以及(ii)累加器，耦合到相关联的对数加法‑累加器电路的对数加法电路，以将第二输入数据与由相关联的对数加法电路输出的第一和数据相加以生成第一累加数据。集成电路还可以包括第一数据格式转换电路系统，其耦合到每个对数加法电路的输出端，以将第一和数据的数据格式转换成浮点数据格式，其中累加器可以是浮点类型。
对数加法累加器电路系统包括处理流水线以及操作方法

[发明专利]具有转换电路系统的MAC处理流水线和操作其的方法-CN202080057694.6在审
发明人： F·A·瓦尔;C·C·王 -专利权人：弗莱克斯-罗技克斯技术公司
申请日： 2020-09-29 - 公布日： 2022-04-01 - 主分类号： G06F7/487 文献下载
摘要：一种集成电路，包括乘法器‑累加器执行流水线，包括多个乘法器‑累加器电路，以使用滤波权重经由多个乘法和累加运算来处理数据。集成电路包括：第一转换电路系统，耦合流水线，具有用于接收多组数据的输入，其中每组数据包括多个数据；Winograd转换电路系统，用于将每组数据转换为对应组的Winograd数据；浮点格式转换电路系统，耦合到Winograd转换电路系统，用于将每组Winograd数据的数据转换为浮点数据格式。在操作中，乘法器‑累加器电路被配置为：使用来自第一转换电路系统的多组Winograd数据的数据以及滤波权重进行多个乘法和累加运算，以及基于乘法和累加运算生成输出数据。
具有转换电路系统 mac 处理流水线操作方法

[发明专利]乘法器-累加器处理流水线和处理组件以及操作其的方法-CN202080012969.4在审
发明人： F·A·瓦尔;C·C·王;V·奥斯曼 -专利权人：弗莱克斯-罗技克斯技术公司
申请日： 2020-03-26 - 公布日： 2021-09-24 - 主分类号： G06F17/10 文献下载
摘要：一种集成电路，包括：多个处理组件，包括第一和第二处理组件，其中每个处理组件包括：第一存储器，用于存储图像数据；以及多个乘法器‑累加器执行流水线，其中每个乘法器‑累加器执行流水线包括多个乘法器‑累加器电路，用于在操作中使用滤波权重和来自第一存储器的数据执行乘法和累加运算。第一处理组件被配置为经由第一处理组件的多个乘法器‑累加器执行流水线处理与第一图像帧的所有阶段相关联的所有数据。第二处理组件被配置为经由第二处理组件的多个乘法器‑累加器执行流水线处理与第二图像帧的所有阶段相关联的所有数据，其中第一图像帧和第二图像帧是连续的图像帧。
乘法器累加器处理流水线组件以及操作方法

[发明专利]具有处理流水线的乘法器-累加器电路系统以及操作该电路系统的方法-CN202080010361.8在审
发明人： F·A·瓦尔;C·C·王 -专利权人：弗莱克斯-罗技克斯技术公司
申请日： 2020-02-29 - 公布日： 2021-09-14 - 主分类号： G06F7/38 文献下载
摘要：一种集成电路，包括存储图像数据和滤波器权重的存储器，以及多个乘法‑累加器执行流水线，每个乘法‑累加器执行流水线耦接到存储器以接收(i)图像数据以及(ii)滤波器权重，其中每个乘法‑累加器执行流水线使用关联滤波器权重经由多个乘法和累加操作来处理图像数据。在一个实施例中，每个乘法‑累加器执行流水线的乘法‑累加器电路系统在操作中接收不同的图像数据集合，每个集合包括多个图像数据，且使用与接收的图像数据关联的滤波器权重、经由与其他乘法‑累加器执行流水线的乘法‑累加器电路系统并行地执行多个乘法和累加操作来处理与其关联的图像数据集合，从而生成输出数据。每个图像数据集合包括与从其生成的输出数据关联的图像的所有。
具有处理流水线乘法器累加器电路系统以及操作方法