“A·苏巴吉奥”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果6个，建议您升级VIP下载更多相关专利

[发明专利]用于半导体封装的连接芯片焊盘的引线框架-CN201710709418.3在审
发明人： R·S·S·安东尼奥;A·苏巴吉奥;S·伊斯拉姆 -专利权人：宇芯(毛里求斯)控股有限公司
申请日： 2011-07-26 - 公布日： 2018-01-12 - 主分类号： H01L23/495 文献下载
摘要：本发明涉及一种用于半导体封装的连接芯片焊盘的引线框架。用于成型的塑料半导体封装的再分布引线框架其由导电衬底通过连续金属移除工艺形成。所述工艺包括图案化衬底的第一侧以形成由沟道隔离的连接盘阵列；将第一成型化合物设置在那些沟道内；图案化衬底的第二侧以形成芯片附着点阵列和电互连连接盘阵列与芯片附着点阵列的路径电路；直接将半导体装置上的输入/输出焊盘电互连到芯片附着点；以及用第二成型化合物密封半导体装置、芯片附着点阵列和路径电路。本工艺尤其适于制造芯片级封装和非常薄的封装。
用于半导体封装连接芯片引线框架

[发明专利]用于单元化层叠半导体器件封装的射频屏蔽-CN201110377189.2无效
发明人： R·S·圣安东尼奥;M·H·麦克埃里格哈恩;A·苏巴吉奥;A·C·托里亚加;L·C·加尔托姆 -专利权人：宇芯(毛里求斯)控股有限公司
申请日： 2011-11-24 - 公布日： 2012-07-04 - 主分类号： H01L23/522 文献下载
摘要：本公开涉及用于单元化层叠半导体器件封装的射频屏蔽技术。提供了一种制造半导体器件封装以为器件提供RF屏蔽的方法。该器件装配于层叠衬底上，该层叠衬底在其顶表面上具有导电焊盘。模制料覆盖衬底的顶表面并包封器件。将衬底布置于带上；模制料和衬底被切割穿过，形成有锯切口宽度分离的封装单元并暴露导电焊盘的一部分。在一个实施例中，拉伸该带以加宽封装单元之间的间隙。施加导电屏蔽物以覆盖每个封装单元并且与暴露的导电焊盘部电接触，从而连接至器件之下的接地迹线并为器件提供RF屏蔽。可以使用单个单元模制工艺，其中导电焊盘在模制期间及之后被暴露。
用于单元层叠半导体器件封装射频屏蔽

[发明专利]具有电磁屏蔽的半导体器件封装-CN201110377006.7无效
发明人： R·S·圣安东尼奥;M·H·麦克埃里格哈恩;A·苏巴吉奥;A·C·托里亚加 -专利权人：宇芯(毛里求斯)控股有限公司
申请日： 2011-11-24 - 公布日： 2012-05-30 - 主分类号： H01L23/495 文献下载
摘要：本公开涉及具有电磁屏蔽的半导体器件封装。半导体器件的封装包括对RF干扰进行屏蔽。该封装具有引线框，引线框具有引线和连杆。引线具有连接到器件的内端和具有处于封装侧面的暴露面的外端。连杆也包含具有处于封装侧面的暴露面的端。覆盖引线框的模制料形成侧面的一部分。导电屏蔽物形成封装的顶表面，并且由此向下延伸以形成封装侧面的上部。连杆端处的暴露面具有比引线端的暴露面的上边缘高的上边缘。因此，屏蔽物与邻近其暴露面的连杆电接触，而与引线电隔离。
具有电磁屏蔽半导体器件封装

[发明专利]用于半导体封装的连接芯片焊盘的引线框架-CN201110265774.3在审
发明人： R·S·S·安东尼奥;A·苏巴吉奥;S·伊斯拉姆 -专利权人：宇芯(毛里求斯)控股有限公司
申请日： 2011-07-26 - 公布日： 2012-04-11 - 主分类号： H01L23/495 文献下载
摘要：一种用于半导体封装的连接芯片焊盘的引线框架。一种用于成型的塑料半导体封装的再分布引线框架，其由导电衬底通过连续金属移除工艺形成。所述工艺包括图案化衬底的第一侧以形成由沟道隔离的连接盘阵列；将第一成型化合物设置在那些沟道内；图案化衬底的第二侧以形成芯片附着点阵列和电互连连接盘阵列与芯片附着点阵列的路径电路；直接将半导体装置上的输入/输出焊盘电互连到芯片附着点；以及用第二成型化合物密封半导体装置、芯片附着点阵列和路径电路。本工艺尤其适于制造芯片级封装和非常薄的封装。
用于半导体封装连接芯片引线框架

[发明专利]部分图案化的引线框以及在半导体封装中制造和使用其的方法-CN201110257072.0有效
发明人： R·S·S·安东尼奥;M·H·麦凯瑞根;A·苏巴吉奥;A·C·托里阿戈 -专利权人：宇芯(毛里求斯)控股有限公司
申请日： 2011-08-24 - 公布日： 2012-03-21 - 主分类号： H01L21/48 文献下载
摘要：公开了一种部分图案化的引线框以及在半导体封装中制造和使用其的方法，其中该方法适于更佳的生产线自动化以及从中生产封装的改进的质量和可靠性。制造工艺步骤的主要部分用在一侧上形成为蹼状引线框的部分图案化的金属条执行，以使蹼状的引线框也是机械上刚性的和热力学上鲁棒的以在芯片附连和引线接合工艺期间、在芯片级和封装级上没有扭曲或变形地执行。仅在包括芯片和布线的前侧使用密封材料密闭地密封之后，金属引线框的底侧被图案化以隔离芯片焊盘和引线接合触点。被电隔离的所得封装允许进行拉伸测试和可靠的单片化。
部分图案引线以及半导体封装制造使用方法

[发明专利]制造热增强型的基于衬底的阵列封装的方法-CN200780021295.9无效
发明人： T·勒恩;M·J·B·拉莫斯;G·K·约奥;K·K·伦;R·S·撒恩·安东尼奥;A·苏巴吉奥 -专利权人：宇芯（毛里求斯）控股有限公司
申请日： 2007-06-05 - 公布日： 2009-06-24 - 主分类号： H01L23/48 文献下载
摘要：一种包装一个或多个半导体器件(30)的阵列型封装(10)。该封装(10)包括绝缘衬底(12)，绝缘衬底具有对置的第一侧面(14)和第二侧面(16)以及从第一侧面(14)延伸到第二侧面(16)的居中设置的孔(20)，第一和第二侧面具有多个导电过孔(18)。散热块(22)具有贯穿该孔(20)的中间部分(28)、与衬底(12)的第一侧面(14)相邻的第一部分(24)、和与衬底(12)的第二侧面(16)相邻的对置的第二部分(26)，第一部分(24)的横截面面积大于孔(20)的横截面面积。一个或多个半导体器件(30)接合到散热块(22)的第一部分(24)上且与导电过孔(18)相互电连接(32)。具有第一侧面(36)和对置的第二侧面(38)的散热器(34)与半导体器件(30)隔开且与散热块(22)大致平行，由此半导体器件(30)设置在散热器(34)和散热块(22)之间。模制树脂(40)封装半导体器件(30)和至少衬底(12)的第一侧面(14)、散热块(22)的第一部分(24)和散热器(34)的第一侧面(36)。
制造增强基于衬底阵列封装方法