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[发明专利]存储器高效的末级高速缓存架构-CN201810049930.4有效
发明人： J·高尔;A·曼达尔;A·诺丽;S·萨布拉蒙尼 -专利权人：英特尔公司
申请日： 2018-01-18 - 公布日： 2023-09-12 - 主分类号： G06F12/0811 文献下载
摘要：本申请公开了存储器高效的末级高速缓存架构。描述了存储器高效的末级高速缓存(LLC)架构。实现LLC架构的处理器可以包括处理器核、可操作地耦合至处理器核的末级高速缓存(LLC)、以及可操作地耦合至LLC的高速缓存控制器。高速缓存控制器用于监视对处理器核和与LLC相关联的动态随机存取存储器(DRAM)设备之间的信道的带宽要求。高速缓存控制器进一步用于：当带宽要求超过第一阈值时，执行从DRAM设备的第一定义数量的连续读取；以及当带宽要求未超过第一阈值时，对来自LLC的经修改的行执行到DRAM设备的第一定义数量的连续写入。
存储器高效高速缓存架构

[发明专利]用于存储器的同时读取和预充电的系统、设备和方法-CN201910303718.0在审
发明人： L·舒伯拉玛尼安;K·瓦德亚纳坦;A·诺丽;S·萨布拉蒙尼;T·卡尔尼克 -专利权人：英特尔公司
申请日： 2019-04-16 - 公布日： 2019-11-26 - 主分类号： G11C7/06 文献下载
摘要：在一个实施例中，一种设备包括具有多个存储器单元的存储器阵列、耦合到多个存储器单元的多个位线、以及耦合到多个存储器单元的多个字线。存储器阵列可以进一步包括感测放大器电路，用于感测和放大存储在多个存储器单元中的存储器单元中的值。感测放大器电路可以包括：缓冲器电路，用于存储所述值，缓冲器电路耦合在感测放大器电路的第一内部节点与感测放大器电路的第二内部节点之间；以及均衡电路，用于在感测放大器电路与存储器阵列去耦合时对第一内部节点和第二内部节点进行均衡。描述了其他实施例，并要求它们的权利。
感测放大器电路存储器单元内部节点存储器阵列缓冲器电路耦合到存储均衡电路耦合去耦合个位感测字线放大均衡