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[发明专利]一种基于硬件实现的嵌入式系统动态数据保护方法-CN201810735971.9有效
发明人：王翔;张晓冰;王维克;田运通;张准;郝强 -专利权人：北京航空航天大学
申请日： 2018-07-06 - 公布日： 2022-01-14 - 主分类号： G06F21/60 文献下载
摘要：本发明提供一种基于硬件实现的嵌入式系统动态数据保护方法，步骤如下：1，安全模块缓存要存储的数据块；2，利用杂凑方法计算数据块的校验信息；3，基于高级加密标准即AES产生密钥流；4，利用密钥流对数据块及其校验信息进行加密，实现机密性保护；5，当外部数据被读取进片内时，安全模块产生密钥流；6，对读入的数据及其校验信息进行解密；7，重新计算解密后数据块的校验信息；8，把步骤6中的解密校验信息和步骤7的校验信息做比较，判断数据的完整性是否受到攻击。本发明实现了嵌入式系统数据在非可信区域的机密性保护和完整性验证，解决了片外数据被监听、窃取、篡改等问题，从而提高了嵌入式系统数据的安全性。
一种基于硬件实现嵌入式系统动态数据保护方法

[发明专利]基于FPGA的低延时VDE星载下行数字信号处理系统-CN202011377783.7有效
发明人： 田运通;向前;杜璞玉;李惠媛;殷惠惠;罗小成 -专利权人：上海航天电子通讯设备研究所
申请日： 2020-11-30 - 公布日： 2021-09-28 - 主分类号： H04B7/185 文献下载
摘要：本发明提供了一种基于FPGA的低延时VDE星载下行数字信号处理系统，其特征在于，包括：数据分块与转发模块、分块Turbo编码和加扰处理模块、通用调制发射处理模块；本发明通过基于VDE通信协议机制的低延迟数字信号处理方法与模块设计，大幅降低了VDE调制信号发送延迟，并降低了FPGA资源占用，可应用于VDE星载下行数字信号处理场景。
基于 fpga 延时 vde 下行数字信号处理系统

[发明专利]一种基于硬件的嵌入式系统机密性保护方法-CN201810762746.4有效
发明人：王翔;王维克;郝强;张准;徐斌;张晓冰;田运通;杜培 -专利权人：北京航空航天大学
申请日： 2018-07-12 - 公布日： 2021-08-24 - 主分类号： G06F12/14 文献下载
摘要：一种基于硬件的嵌入式系统机密性保护方法，步骤如下：1，生成目标代码；2，加密目标代码，存入非易失存储；3，上电复位；4，执行程序，如发生Cache失靶或数据Cache回写，执行步骤5；否则，执行步骤4，至程序结束；5，如写外存，则执行步骤6；否则执行步骤8；6，进行截断、填充，用硬件加密逻辑生成pad，异或Cache行的数据产生密文；7，将密文写入外存，执行步骤4；8，将Cache行对应的物理地址进行截断、填充，用硬件加密逻辑生成pad，并异或从外存读取的密文，得到指令或者数据；9，将指令或数据送入处理器，并写对应Cache行，执行步骤4；通过以上步骤，本发明能以较低的性能代价和实现代价实现对嵌入式系统的机密性保护。
一种基于硬件嵌入式系统机密性保护方法

[发明专利]一种星载AIS信号多重时隙冲突能量检测系统及检测方法-CN202010445770.2有效
发明人：向前;李惠媛;陈占胜;张喆;田运通;吴红军 -专利权人：上海航天电子通讯设备研究所
申请日： 2020-05-22 - 公布日： 2021-07-06 - 主分类号： H04B7/185 文献下载
摘要：一种星载AIS信号多重时隙冲突能量检测系统，包括：突发能量起始检测模块，用于对接收的多时隙冲突混叠的AIS信号采用双台阶多滑动窗口估算突发信号的起始位置；突发能量结束检测模块，用于对接收的多时隙冲突混叠的AIS信号采用双台阶多滑动窗口估算突发信号的结束位置；数据切割和存储模块，用于根据起始位置和结束位置截取需处理的时隙信号并进行FIFO存储。结合AIS的发射信号特性和单天线接收的最大解调能力，面对多种复杂时隙冲突环境，设计了新型高效的信息确定和截取的方法，在确定了每重时隙冲突信号中强信号的起始位置的同时，保留了强信号和弱信号的消息完整长度，防止多重信号中各重信号的信息截断和丢失，提升了解多重时隙冲突的综合处理能力。
一种 ais 信号多重冲突能量检测系统方法

[发明专利]基于星载VDE的UTC时间同步处理系统-CN202010520693.2有效
发明人：殷惠惠;向前;李惠媛;张喆;安然;田运通 -专利权人：上海航天电子通讯设备研究所
申请日： 2020-06-09 - 公布日： 2021-04-02 - 主分类号： H04J3/06 文献下载
摘要：本发明提供了一种基于星载VDE的UTC时间同步处理系统，包括：时间同步状态管理模块，用于星载VDE的UTC时间同步管理，在对应时间节点上对同步方式、同步状态和同步维持进行管理；直接同步处理模块，根据从GPS天线端获取的准确时间信息和PPS脉冲信号，在定时器中预设的同步等待时间没有超时的情况下，进行直接同步处理；同步维持处理模块，在定时器中预设的同步维持时间内，若未获取准确时间信息和PPS脉冲信号，则进行同步维持处理；间接同步处理模块，在无法检测到直接同步处理且同步维持处理超时情况下进行间接同步处理；定时器时间处理模块，对直接同步处理、同步维持处理和间接同步处理时长进行准确计算和优先级切换控制。
基于 vde utc 时间同步处理系统

[发明专利]基于FPGA的低延时VDE星载下行数字信号处理系统-CN202010193819.X在审
发明人： 田运通;向前;杜璞玉;李惠媛;殷惠惠;罗小成 -专利权人：上海航天电子通讯设备研究所
申请日： 2020-03-18 - 公布日： 2020-07-17 - 主分类号： H04B7/185 文献下载
摘要：本发明提供了一种基于FPGA的低延时VDE星载下行数字信号处理系统，其特征在于，包括：数据分块与高速转发模块、高效分块Turbo编码和加扰处理模块、多带宽通用调制发射处理模块；本发明通过基于VDE通信协议机制的低延迟数字信号处理方法与模块设计，大幅降低了VDE调制信号发送延迟，并降低了FPGA资源占用，可应用于VDE星载下行数字信号处理场景。
基于 fpga 延时 vde 下行数字信号处理系统