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[发明专利]三维沟槽栅电荷存储型IGBT及其制作方法-CN202111116282.8有效
发明人：张金平;朱镕镕;陈子珣;张波 -专利权人：电子科技大学
申请日： 2021-09-23 - 公布日： 2023-10-24 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种三维沟槽栅电荷存储型IGBT及其制作方法，本发明在传统沟槽栅电荷存储型IGBT的基础上引入P型埋层和与发射极金属等电位的分离栅电极，通过电荷补偿消除N型电荷存储层对器件击穿特性的不利影响，有利于改善了正向导通压降Vceon和关断损耗Eoff之间的折中关系。沟道密度的减小以及NMOS沟道的提前饱和，减小器件的饱和电流密度，提高器件的短路安全工作区(SCSOA)。同时PMOS的钳位可以有效的减小栅电容和栅电荷，从而提高了器件开关速度，降低了器件的开关损耗和对栅驱动电路能力的要求。由于PMOS和NMOS沟道的距离被缩短，有利于提高PMOS的钳位效果以及芯片内部的电流均匀性，获得更宽的反偏安全工作区(RBSOA)。
三维沟槽电荷存储 igbt 及其制作方法

[发明专利]一种具有PMOS电流嵌位的分离栅CSTBT及其制作方法-CN202111116185.9有效
发明人：张金平;涂元元;朱镕镕;李泽宏;张波 -专利权人：电子科技大学
申请日： 2021-09-23 - 公布日： 2023-05-26 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种具有PMOS电流嵌位的分离栅CSTBT及其制作方法，属于功率半导体器件技术领域。本发明在传统的CSTBT基础上引入P型埋层和与发射极金属等电位的分离栅电极，通过电荷补偿作用有效的消除了N型电荷存储层对器件击穿特性的影响，有利于改善导通压降Vceon和关断损耗Eoff的折中关系。而且寄生PMOS结构的引入，有利于降低饱和电流，提高器件短路安全工作区，同时减小米勒电容，提高器件的开关速度，降低器件的开关损耗。另外本发明将分离栅电极和栅电极集成在同一个沟槽内，在提高芯片集成度的同时也可以缩短PMOS和NMOS沟道的距离，有利于增强PMOS的钳位效果以及提高关断过程中芯片内部的电流均匀性，提高器件的可靠性和反偏安全工作区。
一种具有 pmos 电流分离 cstbt 及其制作方法

[发明专利]一种具有自偏置PMOS的分离栅CSTBT及其制作方法-CN202111117610.6有效
发明人：张金平;朱镕镕;涂元元;李泽宏;张波 -专利权人：电子科技大学
申请日： 2021-09-23 - 公布日： 2023-04-28 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种具有自偏置PMOS的分离栅CSTBT及其制作方法，属于功率半导体器件技术领域。本发明在传统的CSTBT基础上，引入与发射极等电位的分离栅电极和P型埋层，通过电荷补偿能够有效屏蔽N型电荷存储层对器件击穿特性的影响，有利于改善器件正向导通压降Vce(on)与关断损耗Eoff之间的折中关系。另外分离栅电极与栅电极位于同一个沟槽中，可以减小沟道密度，而且寄生PMOS的开启对N型电荷存储层电势的钳位有效的减小饱和电流密度，提高了器件的短路安全工作能力。同时可以减小栅电容，提高了器件的开关速度，降低了器件的开关损耗。另外，本发明可以提高芯片内部的电流均匀性，避免电流集中，提高器件可靠性和反偏安全工作区。
一种具有偏置 pmos 分离 cstbt 及其制作方法

[发明专利]一种三维沟槽电荷存储型IGBT及其制作方法-CN202111117622.9有效
发明人：张金平;朱镕镕;涂元元;李泽宏;张波 -专利权人：电子科技大学
申请日： 2021-09-23 - 公布日： 2023-04-25 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种三维沟槽电荷存储型IGBT及其制作方法，属于功率半导体器件技术领域。本发明在传统沟槽电荷存储型IGBT的基础上引入与发射极金属等电位的分离栅电极和P型埋层，通过电荷补偿有效消除N型电荷存储层对器件击穿特性的不利影响，同时可以减小导通压降，改善了正向导通压降Vceon和关断损耗Eoff之间的折中关系。本发明在沿Z轴方向上引入分离栅电极使栅电极间隔式分布，减小沟道密度，同时寄生PMOS的开启对NMOS沟道具有电势钳位的效果，从而可以减小饱和电流、获得更宽的短路安全工作区(SCSOA)。另外，本发明有效的减小栅电容和栅电荷，从而提高了器件的开关速度，降低了器件的开关损耗。还有利于提高电流均匀性，提高器件可靠性。
一种三维沟槽电荷存储 igbt 及其制作方法

[发明专利]一种沟槽栅电荷存储型IGBT及其制作方法-CN202111116183.X有效
发明人：张金平;朱镕镕;肖翔;李泽宏;张波 -专利权人：电子科技大学
申请日： 2021-09-23 - 公布日： 2023-03-28 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种沟槽栅电荷存储型IGBT及其制作方法，属于功率半导体器件技术领域。本发明在传统沟槽栅电荷存储型IGBT的基础上引入与发射极金属等电位的分离栅电极和P型埋层，通过电荷补偿有效消除N型电荷存储层对器件击穿特性的不利影响，同时可以减小导通压降，从而改善了正向导通压降Vceon和关断损耗Eoff之间的折中关系。本发明将栅电极和分离栅电极沿Z轴方向相间式分布且并排放置在同一个沟槽内，减小沟道密度，同时PMOS的开启使NMOS沟道提前饱和，从而减小饱和电流密度、改善短路安全工作区。还可以有效的减小栅电容和栅电荷，提高了器件开关速度，降低了器件的开关损耗和对栅驱动电路能力的要求。本发明还有利于提高电流均匀性，提高器件可靠性。
一种沟槽电荷存储 igbt 及其制作方法

[发明专利]一种三维分离栅沟槽电荷存储型IGBT及其制作方法-CN202111116191.4有效
发明人：张金平;朱镕镕;涂元元;李泽宏;张波 -专利权人：电子科技大学
申请日： 2021-09-23 - 公布日： 2023-03-28 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种三维分离栅沟槽电荷存储型IGBT及其制作方法，属于功率半导体器件技术领域。本发明在传统的CSTBT基础上引入P型埋层和与发射极金属等电位的分离栅电极，通过电荷补偿有效的消除N型电荷存储层的掺杂浓度对器件击穿特性的影响，同时可以通过提高N型电荷存储层的掺杂浓度来减小导通压降。本发明将栅电极和分离栅电极放置在同一个沟槽中，并使栅电极沿Z轴方向间隔式排列，一方面可以减小沟道密度，另一方面可以在元胞中形成寄生PMOS结构，有利于减小饱和电流密度，改善短路安全工作区；同时减小栅电容和栅电荷，降低器件开关损耗，进而改善正向导通压降Vceon和关断损耗Eoff之间的折中关系，另外，还有利于改善电流均匀性，提高器件可靠性。
一种三维分离沟槽电荷存储 igbt 及其制作方法