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[发明专利]降低NMOS阈值电压的方法-CN202310946230.6在审
发明人：康乐乐;于泽笑 -专利权人：上海华力集成电路制造有限公司
申请日： 2023-07-28 - 公布日： 2023-09-15 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供一种降低NMOS阈值电压的方法，提供衬底，衬底上形成有侧墙以定义出NMOS区域、PMOS区域，NMOS区域上形成有NMOS结构，NMOS区域、PMOS区域上形成有自下而上依次堆叠的栅氧化层、高K介质层和第一隔离层，NMOS区域上形成有伪栅层，PMOS区域上形成有PMOS金属栅结构；形成覆盖NMOS区域、PMOS区域上的氮化钛硬掩膜层，在硬掩膜层上形成帽氧化层，在帽氧化层上依次形成底部抗反射涂层、光刻胶层，之后光刻打开NMOS区域上方的底部抗反射涂层、光刻胶层，使得其下方的帽氧化层裸露；刻蚀去除裸露的帽氧化层及其下方的氮化钛硬掩膜层、伪栅层形成沟槽。本发明改善了N、P分离金属栅的NMOS器件阈值电压偏高的问题，降低了NMOS器件的阈值电压。
降低 nmos 阈值电压方法

[发明专利]改善厚栅氧化层残留的方法-CN202310251286.X在审
发明人： 于泽笑;李韧 -专利权人：上海华力集成电路制造有限公司
申请日： 2023-03-14 - 公布日： 2023-07-18 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供一种改善厚栅氧化层残留的方法，提供衬底，在衬底上形成有STI以定义出有源区，有源区上至少形成有第一、二器件区；在衬底上的第一器件区形成硬掩膜层，之后在硬掩膜层上形成底部抗反射涂层以及位于底部抗反射涂层上的光刻胶层；光刻打开光刻胶层，使得第一器件区之外的抗底部反射涂层裸露，刻蚀去除裸露的底部抗反射涂层及其下方的硬掩膜层；去除剩余的光刻胶层和底部抗反射涂层，之后在衬底上形成覆盖硬掩膜层的第一栅氧化层；利用光刻、刻蚀使得衬底上的第二器件区上第一栅氧化层保留。本发明在需形成薄栅氧化层的区域形成硬掩膜层代替光刻胶层作为保护，避免了光刻胶残留造成的厚栅极氧化层残留，从而改善了器件失效的问题。
改善氧化残留方法