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[发明专利]倒装芯片及形成倒装芯片的方法-CN201510319478.5有效
发明人：方家伟;黄升佑 -专利权人：联发科技股份有限公司
申请日： 2015-06-11 - 公布日： 2019-03-29 - 主分类号： H01L23/488 文献下载
摘要：本发明实施例公开了一种倒装芯片及形成倒装芯片的方法。其中倒装芯片包括：非均匀功率域；以及非均匀凸块图，该非均匀凸块图由多个凸块形成并且匹配该非均匀功率域。进一步地，该多个凸块中的第一部分排列成第一图形，该多个凸块中的第二部分排列成第二图形，其中第一图形不同于第二图形，并且第一图形是由三个凸块形成的等边三角形，第二图形是由四个凸块形成的正方形。本发明实施例，具有能够与功率域相符、降低电阻压降和在每个功率域均具有最大凸块数目的优点。
倒装芯片形成方法

[发明专利]倒装芯片封装协同设计方法-CN201711286216.9在审
发明人：方家伟;黄升佑 -专利权人：联发科技股份有限公司
申请日： 2014-11-25 - 公布日： 2018-04-17 - 主分类号： G06F17/50 文献下载
摘要：本发明公开一种倒装芯片封装协同设计方法。倒装芯片封装协同设计方法包括提供所述芯片的输入/输出接垫信息和印刷电路板的连接信息；根据所述芯片的所述输入/输出接垫信息和所述印刷电路板的所述连接信息执行第一输入/输出接垫布置；使用重分布层布线分析装置执行所述芯片的所述第一输入/输出接垫布置的凸块接垫间隙分析，以产生凸块接垫间隙分析结果；根据所述凸块接垫间隙分析结果执行封装的凸块接垫计划，以产生凸块接垫计划结果；以及根据所述凸块接垫计划结果执行所述芯片的第二输入/输出接垫布置，以产生输入/输出接垫布置结果。本发明所公开的倒装芯片封装协同设计方法，可以提供双向的倒装芯片系统设计流程。
倒装芯片封装协同设计方法

[发明专利]协同设计倒装芯片以及硅中介层的方法-CN201410723851.9在审
发明人：方家伟;施启仁;黄升佑 -专利权人：联发科技股份有限公司
申请日： 2014-12-03 - 公布日： 2015-06-17 - 主分类号： H01L21/50 文献下载
摘要：本发明公开一种协同设计倒装芯片以及硅中介层的方法。该方法包括：得到关于倒装芯片的多个输入/输出接合垫、多个电源接脚以及多个电流-电阻限制条件的信息；根据所述信息，执行凸块规划程序，以得到所述倒装芯片的多个微凸块的总数量，并根据所述倒装芯片的所述微凸块的凸块布局而得到所述倒装芯片的每一所述电源接脚的最小电导；根据所述倒装芯片的所述电源接脚的所述最小电导，执行芯片-硅中介层绕线程序，以得到所述倒装芯片的重分布层绕线以及所述硅中介层的硅中介层绕线。本发明所公开的协同设计倒装芯片以及硅中介层的方法，可以提供双向的倒装芯片系统设计流程，能够加快设计周期、提高设计质量以及降低设计成本。
协同设计倒装芯片以及中介方法

[发明专利]倒装芯片封装协同设计方法-CN201410684986.9在审
发明人：方家伟;黄升佑 -专利权人：联发科技股份有限公司
申请日： 2014-11-25 - 公布日： 2015-06-03 - 主分类号： G06F17/50 文献下载
摘要：本发明公开一种倒装芯片封装协同设计方法。倒装芯片封装协同设计方法包括：提供所述芯片的输入/输出接垫信息和印刷电路板的连接信息；根据所述芯片的所述输入/输出接垫信息和所述印刷电路板的所述连接信息执行第一输入/输出接垫布置；使用重分布层布线分析装置执行所述芯片的所述第一输入/输出接垫布置的凸块接垫间隙分析，以产生凸块接垫间隙分析结果；根据所述凸块接垫间隙分析结果执行封装的凸块接垫计划，以产生凸块接垫计划结果；以及根据所述凸块接垫计划结果执行所述芯片的第二输入/输出接垫布置，以产生输入/输出接垫布置结果。本发明所公开的倒装芯片封装协同设计方法，可以提供双向的倒装芯片系统设计流程。
倒装芯片封装协同设计方法

[发明专利]隔离单元以及集成电路-CN201210517355.9无效
发明人： 黄升佑;黄鹏全 -专利权人：联发科技股份有限公司
申请日： 2012-12-05 - 公布日： 2013-06-05 - 主分类号： H03K17/16 文献下载
摘要：本发明的一实施例提供一种隔离单元以及集成电路，其中隔离单元用以将第二电源域与第一电源域隔离，包括输入端、输出端、第一电源端以及第二电源端。该输入端，用以接收该第一电源域的第一信号。该输出端，用以输出具有预定逻辑电平的输出信号，并将该输出信号传送至该第二电源域。该第一电源端接收来自电源的电压，该电源是不同于该第一电源域的第一电源，且该电压用以供电给该隔离单元。本发明提供的隔离单元以及集成电路可以确保来自不供电模式的电源域的信号的逻辑电平可以固定在预定逻辑电平。
隔离单元以及集成电路

[发明专利]减少数字电路区块供应电压降的方法及其布局结构-CN200910137513.6有效
发明人： 黄升佑;林志青 -专利权人：联发科技股份有限公司
申请日： 2009-04-28 - 公布日： 2010-07-28 - 主分类号： H03K19/003 文献下载
摘要：一种减少数字电路区块供应电压降的方法及布局结构，数字电路区块包括第一端耦接第一供应电压的第一导电区段、第一端耦接第二供应电压的第二导电区段和耦接于第一导电区段第二端和第二导电区段第二端间的数字逻辑区段，减少数字电路区块供应电压降的方法包括：设置第三导电区段，其第一端与第一导电区段电性连接，其第二端与第二导电区段无电性连接，经由配置其第一部分位于第一导电层；设置第四导电区段，其第一端与第二导电区段电性连接，其第二端与第一导电区段无电性连接，经由配置其第二部分位于第二导电层，电容形成于第一部分和第二部分间。利用本发明能够使数字电路区块的布局结构的漏电流远远小于现有技术中的漏电流。
减少数字电路区块供应电压方法及其布局结构