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[发明专利]一种搭载回收存储器的隔板式战斗部舱-CN201510472373.3有效
发明人：罗莉;翟永兵;高野军;辛春亮;李国杰;朱曦光;曹君蓬;肖松;吴学森 -专利权人：北京航天长征飞行器研究所;中国运载火箭技术研究院
申请日： 2015-08-04 - 公布日： 2017-01-11 - 主分类号： F42B12/00 文献下载
摘要：本发明提供一种搭载回收存储器的隔板式战斗部舱，包括壳体、前挡板、惰性炸药、隔板、定位件、第一泡沫架、第二泡沫架、后挡板、电缆管、回收存储器、支撑泡沫和电缆绑扎件，在壳体内壁凸台上设置前挡板、隔板和后挡板，隔板与前挡板间封装惰性炸药，隔板与后挡板间安装回收存储器，在前挡板与隔板之间的壳体轴心处设有电缆管，作为电缆穿舱的通道，泡沫架和支撑泡沫对回收存储器起辅助支撑作用，该战斗部舱的设计能够在弹头落地瞬间对回收存储器有效缓冲，加工简单，安装、拆卸、测试方便，能够提高回收存储器获得完整飞行试验数据的可靠性，特别适合用于长径比较大的战斗部舱。
一种搭载回收存储器隔板战斗

[实用新型]一种电压整形电路-CN201420403651.0有效
发明人：高宗;李晓峰;韩杰;方岳;高野军;张海军;李晨阳;关莹;徐晓波;冯芳梅;黄朝东;邵宇航;宋鹏;钟晓卫;孟刚 -专利权人：北京航天长征飞行器研究所;中国运载火箭技术研究院
申请日： 2014-07-21 - 公布日： 2014-12-17 - 主分类号： H03K5/01 文献下载
摘要：一种电压整形电路，R1、R2串联后两端接入输入电压两端；LT1641的ON管脚接入R1和R2的公共端，VCC管脚的一支接入输入电压的正端，另一支串联C4后接入输入电压的负端；TIMER管脚串联C3后接入输入电压的负端；LT1641的GATE管脚的一支串联R4后接入MOSFET Q1的栅极，一支串联稳压二极管V1的阴极后接入输出电压的正端，一支串联R5、C5后接入输出电压的负端；R6和R7串联后一端接入输出电压的正端，另一端接入输出电压的负端。
一种电压整形电路

[实用新型]一种总线式自测电路-CN201420341192.8有效
发明人：穆瑞芬;刘智卿;高野军;童轶男;冯芳梅;陶然;苏晓东;任昌健;韩旭 -专利权人：北京航天长征飞行器研究所;中国运载火箭技术研究院
申请日： 2014-06-24 - 公布日： 2014-11-19 - 主分类号： G05B23/02 文献下载
摘要：一种总线式自测电路，包括信号采集电路、信号隔离电路、信号处理电路和信号传输电路。信号采集电路对外部输入的出筒指令CT-IN、分离指令FL-IN、过载指令GZ-IN、解保指令JB-IN分别进行信号采集后送至信号隔离电路。信号隔离电路对采集到的信号进行电压转换和信号隔离后送至信号处理电路。信号处理电路对四路信号的状态分别采用寄存器进行存储后，将寄存器的状态送至1553B总线。信号传输电路从1553B总线上采集四种指令信号的状态并经过电压转换后送至控制系统。本实用新型电路能够把引控器的运行信息实时传送给控制系统，不仅实现了引控器的在线可监测性，也有助于提高控制系统的监控能力和应变能力。
一种总线自测电路

[实用新型]一种基于1553B总线的引爆控制电路-CN201320554140.4有效
发明人：穆瑞芬;王丰;高野军;韩旭 -专利权人：北京航天长征飞行器研究所;中国运载火箭技术研究院
申请日： 2013-09-06 - 公布日： 2014-02-19 - 主分类号： G05B19/042 文献下载
摘要：一种基于1553B总线的引爆控制电路，继电器控制电路接收并处理弹头上的分离开关和过载开关的物理信号，对弹头引信完成两级环境力解保，导弹控制系统发出解保指令依次经过1553B接口芯片、CPLD芯片、DSP芯片后，控制继电器控制电路对弹头引信完成指令解保；弹头识别电路采集弹头战斗部种类状态信息，依次送至DSP芯片、CPLD芯片、1553B接口芯片后送至导弹控制系统进行弹头识别，导弹控制系统根据弹头战斗部种类状态信息，发出相应的引爆指令，依次经过1553B接口芯片、CPLD芯片、DSP芯片，控制引爆电路发出引爆信号，对引信完成引爆操作。本实用新型可扩展、可靠性高，能够满足不同弹头战斗部通用化需求。
一种基于 1553 总线引爆控制电路

[实用新型]一种采用FPGA实现基于PCI总线的实时采集卡-CN200920350049.4有效
发明人：周华;秦卓;相干;孙东宁;庄凌;黄山竹;高野军 -专利权人：北京航天长征飞行器研究所
申请日： 2009-12-24 - 公布日： 2010-09-15 - 主分类号： G06F13/28 文献下载
摘要：一种采用FPGA实现基于PCI总线的实时采集卡，其特征在于包括存储模块(1)、可设置串行通讯模块(2)、多通道A/D转换模块(3)、可配置通用I/O接口模块(4)、FPGA逻辑控制芯片(5)和PCI接口模块(7)，存储模块(1)包括静态存储器(10)和动态存储器(11)，多路可配置多功能串行通讯接口的波特率发生电路采用自主的小数分频实现，多通道A/D转换模块(3)的控制逻辑在FPGA逻辑控制芯片(5)中采用主从状态机实现，可配置通用I/O接口模块(4)具体应用通过修改FPGA逻辑控制芯片(5)中的I/O控制逻辑实现，PCI接口模块(7)使用从模式单写和中断DMA读方式，其控制逻辑在FPGA逻辑控制芯片(5)中实现。
一种采用 fpga 实现基于 pci 总线实时采集