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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]并发相关双采样和模数转换-CN200710110055.8无效
发明人：韩准秀;金圭现 -专利权人：三星电子株式会社
申请日： 2007-06-19 - 公布日： 2008-03-12 - 主分类号： H04N3/15 文献下载
摘要：为了对诸如图像传感器的信号处理，CDS(相关双采样)单元根据在预定节点处产生的第一输入信号集，产生第一CDS信号。此外，当CDS单元产生第一CDS信号时，转换单元并发地将第二CDS信号转换为各自的转换信号。第二CDS信号根据先前在预定节点处产生的第二输入信号集确定。
并发相关采样转换

[发明专利]具有设备间点对点和点对两点链接的存储系统-CN200610171855.6无效
发明人：李载濬;崔周善;金圭现;朴光洙 -专利权人：三星电子株式会社
申请日： 2006-12-11 - 公布日： 2007-07-04 - 主分类号： G11C5/06 文献下载
摘要：一种存储系统，具有第一和第二主存储器以及分别耦合到第一和第二主存储器的第一和第二辅助存储器，所述耦合包括至少一个点对点连接。一个存储器模块包括该第一和第二主存储器以及第一和第二辅助存储器中的至少两个。第一连接元件例如连接器或焊料，将存储器模块连接到到一个母板。第二连接元件例如连接器或焊料，将第一和第二主存储器和第一和第二辅助存储器中的另外一个连接到该母板。第一存储器模块上的存储器中的至少一个被耦合到其余的存储器中的至少另外一个上。该存储系统还包括一个存储控制器，该存储控制器通过点对两点链接连接到主存储器。
具有设备点对点两点链接存储系统

[发明专利]用于存储装置的输入电路及使用它的存储装置和存储系统-CN200610171915.4有效
发明人：朴文淑;金圭现 -专利权人：三星电子株式会社
申请日： 2006-09-11 - 公布日： 2007-06-20 - 主分类号： G11C7/10 文献下载
摘要：在一个实施例中，输入电路包括接收器电路，其基于差分数据信号对而产生数据信号。检测电路检测在该差分数据信号对之间的偏移电压，并且调整电路基于检测到的偏移电压，调整该接收器的操作，以减小该检测到的偏移电压的幅度。
用于存储装置输入电路使用存储系统

[发明专利]电荷泵电路及其方法-CN200610171948.9无效
发明人：朴文淑;金圭现 -专利权人：三星电子株式会社
申请日： 2006-11-14 - 公布日： 2007-05-30 - 主分类号： H03L7/08 文献下载
摘要：提供了一种电荷泵电路及其方法。实例电荷泵包括响应第一信号提供第一电流到输出节点以增加输出节点的电流电平的第一开关晶体管，响应第二信号从输出节点下拉第二电流以减少输出节点的电流电平的第二开关晶体管以及当第一和第二电流并发产生时减少第一和第二电流的量的控制器。实例方法包括响应第一信号提供第一电流到输出节点以增加输出节点的电流电平，响应第二信号从输出节点下拉第二电流以减少输出节点的电流电平以及当第一和第二电流并发产生时减少第一和第二电流的量。
电荷电路及其方法

[发明专利]占空比校正电路、时钟脉冲生成电路及其相关装置和方法-CN200610142811.0有效
发明人：朴文淑;金圭现 -专利权人：三星电子株式会社
申请日： 2006-10-26 - 公布日： 2007-05-02 - 主分类号： H03K5/156 文献下载
摘要：本发明提供了半导体器件和生成时钟信号的方法，其中，锁相环(PLL)或延迟锁定环(DLL)包含占空比校正电路(DCC)，占空比校正电路(DCC)含有共享电荷泵和多个放大部分。多个放大部分生成内部时钟信号。共享电荷泵响应内部时钟信号，调整控制信号VC的电压电平，和将控制信号VC提供给每个放大部分。
校正电路时钟脉冲生成及其相关装置方法

[发明专利]产生时钟信号的时钟产生电路和方法-CN200610163567.6无效
发明人： 金圭现 -专利权人：三星电子株式会社
申请日： 2006-10-26 - 公布日： 2007-05-02 - 主分类号： H03K3/01 文献下载
摘要：产生时钟信号的时钟产生电路和方法。时钟产生电路包括直接接收外部时钟信号并且输出反相外部时钟信号的反相器、串联地设置的M个(其中，M是≥1的整数)回路，第一回路接收反相外部时钟信号，N个回路中的每一个具有n个(其中，n是≥2的整数)节点，M－1个回路中的每一个产生n个中间内部时钟信号，每个中间内部时钟信号位于n个节点中的相应的一个处，其中，n个中间内部时钟信号的频率是外部时钟信号与反相外部时钟信号的频率的倍数；以及n组反相器，每组反相器包括M－1个串联连接的反相器，M－1个反相器中的每一个从前一个回路中接收相应的中间内部时钟信号并且向下一个回路输出相应的中间内部时钟信号。
产生时钟信号电路方法

[发明专利]数据输入和数据输出控制装置和方法-CN200610101174.2有效
发明人：朴文淑;金圭现 -专利权人：三星电子株式会社
申请日： 2006-07-05 - 公布日： 2007-01-10 - 主分类号： G11C7/00 文献下载
摘要：一种数据输入和数据输出控制装置和方法，其中在外部输入时钟的一个时钟内，可以存取由m(2ⁿ+k)位组成的多个写入或读取数据(其中，m、n和k都是整数)。
数据输入输出控制装置方法

[发明专利]锁相环电路及锁相方法-CN200610094589.1有效
发明人：朴文淑;金圭现 -专利权人：三星电子株式会社
申请日： 2006-06-21 - 公布日： 2006-12-27 - 主分类号： H03L7/08 文献下载
摘要：一种锁相环电路和锁定相位的方法。该锁相环电路可以包括：相位检测器，其接收外部时钟信号和反馈时钟信号，并且当外部时钟信号的相位领先于反馈时钟信号的相位时输出上升信号，而当外部时钟信号的相位落后于反馈时钟信号的相位时输出下降信号；环路滤波器电路，其响应于该上升信号提高控制电压，并且响应于该下降信号而降低控制电压；以及压控振荡器，其接收控制电压，并且直接产生至少n(其中n是大于等于4的整数)个内部时钟信号。该锁相环电路还可以包括压控振荡器电路，压控振荡器电路包括至少四个环路，接收控制电压，并且产生多个内部时钟信号。
锁相环电路方法

[发明专利]具有低共模差分输入信号的读出放大器-CN200510098140.8无效
发明人：朴寅秀;金圭现 -专利权人：三星电子株式会社
申请日： 2005-09-08 - 公布日： 2006-05-03 - 主分类号： G11C11/4091 文献下载
摘要：一种读出放大器，包括：具有差分输入器件的第一放大器和用于差分输入器件的负载反相器，该负载反相器在锁存配置中交叉耦合。该读出放大器还包括：耦合到第一放大器的第二放大器，并且所述第二放大器包括在锁存配置中交叉耦合的锁存反相器。甚至在低共模参考电压情况下，在第一和第二放大器中的双反相器锁存动作也提高响应速度。
具有低共模差分输入信号读出放大器

[发明专利]用于检测输入信号的输入缓冲器-CN200410097418.5无效
发明人：李东珍;李祯培;金圭现 -专利权人：三星电子株式会社
申请日： 2004-11-29 - 公布日： 2005-06-01 - 主分类号： G11C11/4093 文献下载
摘要：一种检测输入信号的输入缓冲器。该输入缓冲器包括输出节点、第一缓冲器以及第二缓冲器。第一缓冲器可以在参考电压信号的电压电平等于预定电压电平时，控制输出节点的电压电平。第二缓冲器可以在参考电压信号的电压电平低于预定电压电平时，响应输入信号控制输出节点的电压电平。第二缓冲器可以将输出节点保持在第一电平。第二缓冲器可以包括输出控制部分和电平控制部分。输出控制部分可以接收输入信号，并产生第二电平的电平输出信号。电平控制部分可以在参考电压信号的电压电平低于第一电压的预定电压电平时，响应电平输出信号产生将输出节点保持在第一电平的控制信号，并且可以在参考电压信号的电压电平等于预定电压电平时拦截该控制信号。
用于检测输入信号缓冲器

[发明专利]抖动抑制延迟锁定环电路及相关方法-CN200410085771.1无效
发明人： 金圭现 -专利权人：三星电子株式会社
申请日： 2004-10-18 - 公布日： 2005-04-27 - 主分类号： H03L7/081 文献下载
摘要：提供包括产生延迟锁定环输出信号的延迟锁定环和抖动抑制器的延迟锁定环电路。所述抖动抑制器可包括接收延迟锁定环输出信号并产生延迟锁定环输出信号的一个或更多延时的版本的延迟电路，和接收延迟锁定环输出信号和延迟锁定环输出信号的一个或更多延时的版本的相位内插器。在本发明的某些实施例中，延迟电路可包括多个串联的延迟单元。每个延迟单元能够以等于输入到延迟锁定环的外部时钟信号的一个时钟周期的时间来延时输入到其中的信号。
抖动抑制延迟锁定电路相关方法

[发明专利]扩频时钟发生器-CN200410068793.7无效
发明人： 金圭现;郑会柱 -专利权人：三星电子株式会社
申请日： 2004-09-07 - 公布日： 2005-03-23 - 主分类号： H03K3/013 文献下载
摘要：本发明涉及一种扩频时钟发生器，其包括非易失性存储器以存储对应于预定延迟的控制码。延迟电路接收具有预定位数的控制码，这些控制码位确定延迟固定时钟信号一段时间的延迟量。该延迟降低了由周期性时钟信号引起的电磁干扰。
时钟发生器

[发明专利]环形振荡器-CN200410075122.3无效
发明人： 金圭现 -专利权人：三星电子株式会社
申请日： 2004-08-31 - 公布日： 2005-03-23 - 主分类号： H03K3/037 文献下载
摘要：本发明提供了一种环形振荡器，该环形振荡器具有形成第一回路的第一逻辑电路。该环形振荡器还具有形成第二回路的第二逻辑电路，从而相位插入发生在该第一和该第二回路公共的结点处。该相位插入导致具有高频率的输出信号。
环形振荡器

[发明专利]具有改善的忙闲度校正的集成电路器件及其操作方法-CN200410031231.5无效
发明人：李宇镇;金圭现 -专利权人：三星电子株式会社
申请日： 2004-03-26 - 公布日： 2004-11-03 - 主分类号： G11C29/00 文献下载
摘要：提供包含忙闲度检测器电路的忙闲度校正电路，该忙闲度检测器电路被结构成产生分别与第一内部时钟信号和第二内部时钟信号相关的第一和第二控制值。还提供了比较器电路，比较第一控制值与第二控制值并提供比较结果。计数器响应比较结果进行加法和/或减法运算以提供数字码。数/模转换器响应该数字码产生第三和第四控制值。最后，忙闲度校正器接收第一和第二外部时钟信号及第一至第四控制值并产生具有校正忙闲度的第一和第二内部时钟信号。经第一路径接收第一和第二控制值，经与该第一路径分离的第二路径接收第三和第四控制值。还提供了操作该忙闲度校正电路的相关方法。
具有改善忙闲度校正集成电路器件及其操作方法

[发明专利]内部修正占空比的延时锁定环电路及其占空比修正方法-CN03127721.7无效
发明人：赵根熙;金圭现 -专利权人：三星电子株式会社
申请日： 2003-08-08 - 公布日： 2004-04-07 - 主分类号： H03L7/06 文献下载
摘要：一种具有占空比修正器(DCC)的延时锁定环(DLL)电路，该电路具有较宽的占空比修正范围，只消耗少量功率，基本没有对工作频率的限制，并且能够改善存储器件的特性。该延时锁定环电路包含一个用于占空比修正的附加环路和多个用于控制输出信号的上升沿和下降沿的环路。因此，该延时锁定环电路能够在不使用混相器的情况下，内部修正占空比。
内部修正延时锁定电路及其方法

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