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[发明专利]IGBT器件及其制备方法-CN202211408019.0有效
发明人：侯晓伟;郭依腾;罗杰馨;柴展 -专利权人：上海功成半导体科技有限公司
申请日： 2022-11-10 - 公布日： 2023-08-15 - 主分类号： H01L29/739 文献下载
摘要：本发明提供一种IGBT器件及其制备方法，器件包括：衬底，衬底上形成有IGBT器件的发射极、IGBT栅极和集电极；虚设栅极，设置于栅极和发射极之间；第一NMOS管，第一NMOS管设置于IGBT栅极和虚设栅极之间，第一NMOS管的源极和栅极与IGBT栅极电连接，漏极与虚设栅极电连接；第二NMOS管，第二NMOS管设置于虚设栅极和发射极之间，第二NMOS管的源极与虚设栅极电连接，漏极与发射极电连接，栅极通过电感与发射极电连接。本发明通过在器件不同工作状态(导通状态和关断过程)时控制虚设栅极的电位的变化，可以有效改善器件发热，提升功率密度，进而提升器件性能，使IGBT器件可用于更高频率的应用。
igbt 器件及其制备方法

[发明专利]IGBT器件及其制备方法-CN202211406002.1有效
发明人：侯晓伟;郭依腾;罗杰馨;柴展 -专利权人：上海功成半导体科技有限公司
申请日： 2022-11-10 - 公布日： 2023-07-18 - 主分类号： H01L29/739 文献下载
摘要：本发明提供一种IGBT器件及其制备方法，器件包括：衬底，衬底上形成有IGBT器件的发射极、IGBT栅极和集电极；虚设栅极，设置于栅极和发射极之间；NMOS管，NMOS管设置于衬底上，且设置于IGBT栅极和虚设栅极之间，NMOS管的源极和栅极与IGBT栅极电连接，漏极与虚设栅极电连接；PMOS管，PMOS管设置于衬底上，且设置于虚设栅极和发射极之间，PMOS管的源极与虚设栅极电连接，漏极与发射极电连接，栅极通过电感与发射极电连接。本发明通过在器件不同工作状态(导通状态和开通过程)时控制虚设栅极的电位的变化，可以有效改善器件发热，提升功率密度，进而提升器件性能，使IGBT器件可用于更高频率的应用。
igbt 器件及其制备方法

[发明专利]IGBT器件及其制备方法-CN202211408017.1有效
发明人：侯晓伟;郭依腾;罗杰馨;柴展 -专利权人：上海功成半导体科技有限公司
申请日： 2022-11-10 - 公布日： 2023-06-13 - 主分类号： H01L29/739 文献下载
摘要：本发明提供一种IGBT器件及其制备方法，器件包括：衬底，衬底上形成有IGBT发射极、IGBT栅极和IGBT集电极；虚设栅极，设置于栅极和IGBT发射极之间；NMOS管，设置于IGBT栅极和虚设栅极之间，NMOS管的源极和栅极与IGBT栅极电连接，漏极与虚设栅极电连接；NPN三极管，设置于虚设栅极和IGBT发射极之间，NPN三极管的集电极与虚设栅极电连接，发射极与IGBT发射极电连接，基极通过电感与IGBT发射极电连接。本发明通过在器件不同工作状态(导通状态和关断过程)时控制虚设栅极的电位的变化，可以有效改善器件发热，提升功率密度，进而提升器件性能，使IGBT器件可用于更高频率的应用。
igbt 器件及其制备方法

[发明专利]IGBT器件及其制备方法-CN202211407171.7有效
发明人：侯晓伟;郭依腾;罗杰馨;柴展 -专利权人：上海功成半导体科技有限公司
申请日： 2022-11-10 - 公布日： 2023-06-13 - 主分类号： H01L29/739 文献下载
摘要：本发明提供一种IGBT器件及其制备方法，器件包括：衬底，衬底上形成有IGBT发射极、IGBT栅极和IGBT集电极；虚设栅极，设置于栅极和IGBT发射极之间；NMOS管，设置于IGBT栅极和虚设栅极之间，NMOS管的源极和栅极与IGBT栅极电连接，漏极与虚设栅极电连接；PNP三极管，设置于虚设栅极和IGBT发射极之间，PNP三极管的集电极与虚设栅极电连接，发射极与IGBT发射极电连接，基极通过电感与IGBT发射极电连接。本发明通过在器件不同工作状态(导通状态和开通过程)时控制虚设栅极的电位的变化，可以有效改善器件发热，提升功率密度，进而提升器件性能，使IGBT器件可用于更高频率的应用。
igbt 器件及其制备方法

[发明专利]IGBT器件及其制备方法-CN202211405951.8在审
发明人：侯晓伟;郭依腾;罗杰馨;柴展 -专利权人：上海功成半导体科技有限公司
申请日： 2022-11-10 - 公布日： 2023-05-30 - 主分类号： H01L29/739 文献下载
摘要：本发明提供一种IGBT器件及其制备方法，器件包括：衬底，衬底上形成有IGBT的发射极、栅极和集电极；虚设栅极，设置于栅极和IGBT发射极之间；NMOS管，其源极和栅极与IGBT栅极电连接，漏极与虚设栅极电连接；NPN三极管，其集电极与虚设栅极电连接，发射极与IGBT发射极电连接，基极通过电感与IGBT发射极电连接；PNP三极管，其集电极与虚设栅极电连接，发射极与IGBT发射极电连接，基极通过所述电感与IGBT发射极电连接。本发明通过在器件不同工作状态(导通、开通和关断)时控制虚设栅极的电位的变化，可以有效改善器件发热，提升功率密度，进而提升器件性能，使IGBT器件可用于更高频率的应用。
igbt 器件及其制备方法

[发明专利]一种并联FRD的双芯片IGBT结构及制作方法-CN202211139563.X有效
发明人： 郭依腾;侯晓伟;罗杰馨;柴展 -专利权人：上海功成半导体科技有限公司
申请日： 2022-09-19 - 公布日： 2023-05-05 - 主分类号： H01L21/331 文献下载
摘要：本发明提供一种并联FRD的双芯片IGBT结构及制作方法，该方法包括：提供第一导电类型衬底，衬底包括IGBT形成区域和FRD形成区域；于FRD形成区域的衬底中形成第二导电类型掺杂的FRD极区；于IGBT形成区域的衬底中形成栅极结构；于IGBT形成区域的衬底中形成第二导电类型掺杂的阱区，并于阱区中形成第一导电类型掺杂的发射区；于发射区上形成发射极金属层，于FRD极区上形成FRD第一电极；于衬底远离发射区的一面形成背面金属层。本发明通过于同一衬底上形成IGBT芯片和匹配的FRD芯片，能够减少封装上芯次数，降低封装面积；并且，双芯片设计能够降低芯片边缘和中间位置的应力，提高生产良率。
一种并联 frd 芯片 igbt 结构制作方法

[发明专利]IGBT器件结构及其制备方法-CN202211408046.8在审
发明人：侯晓伟;郭依腾;罗杰馨;柴展 -专利权人：上海功成半导体科技有限公司
申请日： 2022-11-10 - 公布日： 2023-01-20 - 主分类号： H01L29/739 文献下载
摘要：本发明提供一种IGBT器件结构及其制备方法，IGBT器件结构包括：衬底，包括相对的第一面和第二面；IGBT体区，设置于IGBT漂移区中；IGBT发射区；设置于IGBT体区中；IGBT集电区，设置于衬底的第二面；IGBT栅极，设置于衬底上，IGBT栅极包括栅介质层、位于栅介质层上的多晶硅层和设置于多晶硅层上的负温度系数材料层，多晶硅层的电阻在器件工作过程中随温度的升高而升高，负温度系数材料层的电阻在器件工作过程中随温度的升高而降低。本发明可使IGBT器件的栅极电阻在器件工作过程中随温度升高而保持不变，降低器件开关损耗，提高IGBT器件的应用频率。
igbt 器件结构及其制备方法

[发明专利]IGBT器件及其制备方法-CN202211406935.0在审
发明人：侯晓伟;郭依腾;罗杰馨;柴展 -专利权人：上海功成半导体科技有限公司
申请日： 2022-11-10 - 公布日： 2023-01-03 - 主分类号： H01L29/739 文献下载
摘要：本发明提供一种IGBT器件及其制备方法，器件包括：衬底，衬底上形成有IGBT器件的发射极、IGBT栅极和集电极；虚设栅极，设置于栅极和发射极之间；第一NMOS管，第一NMOS管的源极和栅极与IGBT栅极电连接，漏极与虚设栅极电连接；第二NMOS管，第二NMOS管的源极与虚设栅极电连接，漏极与发射极电连接，栅极通过电感与发射极电连接，PMOS管，PMOS管的源极与虚设栅极电连接，漏极与发射极电连接，栅极通过电感与发射极电连接。本发明通过在器件不同工作状态(导通状态和关断过程)时控制虚设栅极的电位的变化，可以有效改善器件发热，提升功率密度，进而提升器件性能，使IGBT器件可用于更高频率的应用。
igbt 器件及其制备方法

[发明专利]功率器件、电力电子设备及功率器件的制作方法-CN201911343176.6有效
发明人： 郭依腾;史波 -专利权人：珠海格力电器股份有限公司;珠海零边界集成电路有限公司
申请日： 2019-12-24 - 公布日： 2022-08-30 - 主分类号： H01L29/739 文献下载
摘要：本公开涉及一种功率器件、电力电子设备及功率器件的制作方法。功率器件包括:N型半导体衬底；P型阱层，位于N型半导体衬底的前侧；N型发射层，位于P型阱层的前侧；沟槽，穿过N型发射层和P型阱层并延伸至N型半导体衬底的内部；第一介质层，至少覆于沟槽的底壁和侧壁；栅结构，填充于沟槽内，包括第一部分和第二部分，第一部分更加靠近沟槽的底壁，且第一部分的电阻率大于第二部分的电阻率。
功率器件电力电子设备制作方法

[发明专利]一种功率半导体、制备方法及其应用-CN202011553547.6在审
发明人： 郭依腾;史波;肖婷 -专利权人：珠海格力电器股份有限公司
申请日： 2020-12-24 - 公布日： 2022-06-28 - 主分类号： H01L29/739 文献下载
摘要：涉及半导体器件结构技术领域，本申请公开一种功率半导体、制备方法及其应用。依次包括衬底、掺杂层及隔离层，掺杂层向衬底方向开设有多个第一沟槽，相邻两个第一沟槽之间开设有第二沟槽，所述第二沟槽由所述掺杂层顶部向所述掺杂层底部延伸，第二沟槽底部与掺杂层底部平齐，第一沟槽内包含有填充物，填充物与第一沟槽顶部平齐，第二沟槽内填充成型有第一类型杂质离子。相比现有技术，能够通过在第二沟槽中填充第一类型杂质离子有效改善沟槽结构，减小工艺制作难度，操作简单、开启电压低、能够有效提高对P‑well能力的性能的改善。
一种功率半导体制备方法及其应用

[发明专利]功率芯片缺陷检测方法、系统、设备及存储介质-CN202110845639.X有效
发明人：梁赛嫦;郭依腾;曾丹;吴佳蒙 -专利权人：珠海格力电器股份有限公司;珠海零边界集成电路有限公司
申请日： 2021-07-26 - 公布日： 2022-06-14 - 主分类号： G01R31/28 文献下载
摘要：本申请涉及一种功率芯片缺陷检测方法、系统、设备及存储介质，涉及芯片测试领域。该功率芯片缺陷检测方法包括：对功率芯片进行电流测试，获得测试结果，其中，电流测试中施加到功率芯片上的测试电流大于功率芯片的额定电流，根据测试结果，检测出有缺陷的功率芯片。本申请用以解决通过晶圆测试和成品测试对功率芯片的缺陷检测不准确的问题。
功率芯片缺陷检测方法系统设备存储介质

[发明专利]晶圆上芯方法、装置、存储介质和电子设备-CN202110989720.5在审
发明人：梁赛嫦;吴佳蒙;郭依腾;曾丹 -专利权人：珠海格力电器股份有限公司;珠海零边界集成电路有限公司
申请日： 2021-08-26 - 公布日： 2021-12-07 - 主分类号： H01L21/56 文献下载
摘要：本发明公开了一种晶圆上芯方法、装置、存储介质和电子设备。该方法包括：获取到待上芯的目标晶圆和目标晶圆的晶圆图，其中，晶圆图包括有目标晶圆中的芯片的标志；根据晶圆图中的特殊芯片标志和/或边缘芯片标志将目标晶圆和晶圆图对齐；在对齐目标晶圆和晶圆图后，根据晶圆图中的良品芯片标志封装目标晶圆中的良品芯片。本发明解决了晶圆上芯准确度低的技术问题。
晶圆上芯方法装置存储介质电子设备

[发明专利]半导体芯片及其制作方法-CN202111158561.0在审
发明人：吴佳蒙;曾丹;郭依腾;梁赛嫦 -专利权人：珠海零边界集成电路有限公司;珠海格力电器股份有限公司
申请日： 2021-09-30 - 公布日： 2021-12-03 - 主分类号： H01L23/532 文献下载
摘要：本申请涉及一种半导体芯片及半导体芯片的制作方法，其中，所述半导体芯片包括：晶圆、层间介质、缓冲层和金属层；所述晶圆的顶部淀积有所述层间介质；所述层间介质的顶部淀积有所述缓冲层；所述缓冲层的顶部镀有所述金属层。本申请用以解决现有技术中因应力的影响导致芯片的性能降低的问题。
半导体芯片及其制作方法

[发明专利]器件性能测试方法、装置、存储介质和电子设备-CN202110988238.X在审
发明人：梁赛嫦;吴佳蒙;郭依腾;曾丹 -专利权人：珠海零边界集成电路有限公司;珠海格力电器股份有限公司
申请日： 2021-08-26 - 公布日： 2021-12-03 - 主分类号： G01R31/26 文献下载
摘要：本发明公开了一种器件性能测试方法、装置、存储介质和电子设备。该方法包括：获取目标器件在第一电压下的第一漏电值和在第二电压下的第二漏电值；和/或获取目标器件在第一电流下的第一耐压值和在第二电流下的第二耐压值；在第一漏电值与第二漏电值的差的绝对值大于第一阈值或者第一耐压值与第二耐压值的差的绝对值大于第二阈值的情况下，确定目标器件为不合格器件。本发明解决了器件性能测试效率低的技术问题。
器件性能测试方法装置存储介质电子设备

[发明专利]一种封装框架、封装结构及封装框架的制备方法-CN202111088688.X在审
发明人：吴佳蒙;曾丹;郭依腾;梁赛嫦 -专利权人：珠海零边界集成电路有限公司;珠海格力电器股份有限公司
申请日： 2021-09-16 - 公布日： 2021-11-23 - 主分类号： H01L23/13 文献下载
摘要：本申请涉及电力电子技术领域，具体而言，提供了一种封装框架、封装结构及封装框架的制备方法，该所述框架包括相对设置的第一表面和第二表面，第一表面上设置有安装部，安装部的第三表面与待安装件连接，第一表面和第三表面之间存在第一方向上的间距，且安装部边缘与待安装件的周侧具有第二方向的间距。本发明提供了一种通过第一表面和第三表面之间在第一方向上间距的设置，限制焊料的位置，将待安装件安装于第三表面时多余的焊料会朝向远离待安装件的侧边运动，通过安装部边缘与待安装件的周侧具有第二方向的间距，使得待安装件安装后其周侧不会与其他部件相接触，改善了在框架上安装待安装件时发生的爬胶和溢胶的现象，提高器件封装良率。
一种封装框架结构制备方法

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