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- [发明专利]锁存器和分频器-CN201910811277.5有效
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赵亮;赖玠玮;何济柔
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展讯通信（上海）有限公司
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2016-12-27
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2023-01-06
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H03K19/00
- 锁存器和分频器，锁存器包括第一逻辑单元、第二逻辑单元、第三逻辑单元、第四逻辑单元和控制单元；第一逻辑单元与第二逻辑单元结构相同，第三逻辑单元和第四逻辑单元结构相同，且第一逻辑单元和第三逻辑单元串联连接在参考电源与参考地线之间，第二逻辑单元和第四逻辑单元串联连接在参考电源与参考地线之间；控制单元，适于在所述锁存器处于预设的工作条件时，控制所述第一逻辑单元与所述第三逻辑单元所在的电流通路或者第二逻辑单元与第四逻辑单元所在的电流通路断开。上述的方案，可以降低高速二分频器电路的锁存器在静态和动态工作条件下的功耗。
- 锁存器分频器
- [发明专利]时钟信号倍频电路-CN201910466381.5有效
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赵国璧;赖玠玮
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展讯通信（上海）有限公司
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2019-05-31
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2022-09-30
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H03K5/15
- 一种时钟信号倍频电路，包括：N条支路以及N倍频电路，各支路结构相同，每一个支路均包括一个缓冲器、与缓冲器耦接的一个2倍频电路，2倍频电路适于对输入的参考时钟信号进行2倍频得到2倍频参考时钟信号；N倍频电路包括：分别与N个2倍频电路一一对应耦接的N个第二校准延迟电路，第二校准延迟电路适于对输入的2倍频参考时钟信号进行时钟延迟，得到时钟延迟后的2倍频参考时钟信号；N通路相位组合电路适于对N个第二校准延迟电路输出的N个时钟延迟后的2倍频的参考时钟信号进行相位组合，得到2N倍频的参考时钟信号。采用上述方案，能够在兼顾成本的同时，提高对多倍频参考时钟信号的相位噪声的优化程度。
- 时钟信号倍频电路
- [发明专利]电阻电容RC振荡电路-CN201711111787.9有效
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韩特;乔峻石;赖玠玮
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北京紫光展锐通信技术有限公司
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2017-11-10
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2022-09-16
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H03B5/20
- 本申请公开了一种RC振荡电路，用于提高RC振荡电路的振荡频率稳定性。该电路包括：输入模块、振荡模块、翻转模块、第一补偿模块、第二补偿模块以及输出模块；输入模块，用于为振荡模块提供两路充电电流以及偏置电流；振荡模块，用于在两路充电电流以及偏置电流的控制下输出第一高电平或第一低电平至翻转模块；振荡模块还用于提高振荡电路的调频精度；翻转模块，用于将第一高电平翻转为第二低电平或将第一低电平翻转为第二高电平，并将第二低电平或第二高电平输出至输出模块；输出模块，用于输出第二高电平以及第二低电平；第一补偿模块以及第二补偿模块，用于提高振荡电路的振荡频率的稳定性。
- 电阻电容rc振荡电路
- [发明专利]信号衰减器-CN201810253454.8有效
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高鹏;乔峻石;赖玠玮
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北京紫光展锐通信技术有限公司
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2018-03-26
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2022-06-24
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H03H11/24
- 本发明提供一种信号衰减器，包括：多条MOS管支路和由不同MOS管支路之间的电阻以及各条MOS管支路和地之间的电阻所构成的电阻网络，其中，每条MOS管支路包括第一MOS管、第二MOS管以及中间节点MOS管，第一MOS管的漏极与第二MOS管的源极连接，并连接至中间节点MOS管的漏极，中间节点MOS管的源极接地，第一MOS管的源极作为每条MOS管支路的第一节点，第二MOS管的漏极作为每条MOS管支路的第二节点；在最左侧的第一条MOS管支路中，该条支路的中间节点MOS管和第二MOS管的阻值配比关系使得信号衰减器的输出信号与该条支路的第一MOS管无关。本发明能够降低信号衰减器在特定状态下产生的非线性电压，改善输出信号的质量。
- 信号衰减器
- [发明专利]一种电感结构-CN201910314970.1有效
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师延山;赖玠玮
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展讯通信（上海）有限公司
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2019-04-18
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2022-05-27
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H01F27/34
- 一种电感结构，包括：2m个环，所述2m个环由同一导线绕制得到，所述导线的起始端位于其中一个环，所述导线的末端位于另一个环，在俯视状态下，所述2m个环分布在同一平面上；其中，每一环为非轴对称形状；所述2m个环包括第一部分环和第二部分环，所述第一部分环中的每一环的电流方向相同，所述第二部分环中的每一环的电流方向相同，所述第一部分环中的每一环的电流方向与所述第二部分环中的每一环的电流方向相反。通过本发明提供的方案能够最大化电感隔离，减小VCO谐振器之间的电磁耦合。
- 一种电感结构
- [发明专利]无源滤波电路及发射电路-CN201710264860.X有效
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徐志刚;陈作添;赖玠玮
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展讯通信（上海）有限公司
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2017-04-21
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2021-12-21
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H03H7/52
- 一种无源滤波电路及发射电路，无源滤波电路包括：第一选择电路，其输入端接入输入信号，所述第一选择电路包括多个并联的第一选择子电路，每一选择子电路适于受控导通以传递所述输入信号或者受控关断以停止传递所述输入信号；第二选择电路，其输入端耦接所述第一选择电路的输出端，所述第二选择电路包括多个并联的第二选择子电路，每一第二选择子电路适于受控导通以传递所述第一选择电路的输出信号，或者受控关断以停止传递所述第一选择电路的输出信号；第一电容，其一端耦接所述第一选择电路的输出端；第一负载，其一端耦接所述第一选择电路的输出端，其另一端耦接所述第一电容另一端。本发明技术方案可以在无源滤波电路中实现增益控制。
- 无源滤波电路发射
- [发明专利]占空比校准电路和射频终端-CN201710293046.0有效
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赵国璧;李小勇;黄福青;陈作添;赖玠玮
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展讯通信（上海）有限公司
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2017-04-28
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2021-12-21
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H03K5/156
- 一种占空比校准电路和射频终端，占空比校准电路包括：可控延迟链、鉴频鉴相器和占空比检测模块；可控延迟链适于对输入时钟信号提供第一和第二延迟，以得到第一和第二延迟时钟信号，第二延迟受延迟链控制字的控制且大于等于第一延迟，可控延迟链还适于根据延迟链控制字分别将第一和第二延迟时钟信号传输至鉴频鉴相器的上升沿端口和下降沿端口，或者，分别将第一和第二延迟时钟信号传输至鉴频鉴相器的下降沿端口和上升沿端口；鉴频鉴相器的输出端产生输出时钟信号；占空比检测模块适于检测输出时钟信号的占空比，以得到检测结果，延迟链控制字是根据检测结果确定的。采用本发明技术方案可以降低电路面积，提高占空比校准流程的鲁棒性。
- 校准电路射频终端
- [发明专利]分数分频电路和射频终端-CN201710265613.1有效
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黄福青;赖玠玮
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展讯通信（上海）有限公司
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2017-04-21
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2021-12-14
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H03K23/48
- 一种分数分频电路和射频终端，分数分频电路包括：N分频电路，以4×M个同频且相位依次间隔90°/M的输入时钟信号为输入信号实现N分频，得到4×M个分频时钟信号，第[(i×N)％(4×M)+1]个输入时钟信号输入至所述N分频电路的第i+1输入端，i为正整数且0≤i≤4×M‑1，分频时钟信号与输入时钟信号一一对应，4×M个分频时钟信号同频且相位依次间隔90°/M；逻辑加和电路，分别对4组分频时钟信号进行或运算，得到一组正交差分时钟信号，每组分频时钟信号包括M个分频时钟信号，且相位依次间隔360°/M，M和N为正整数，且M/N为小于2的分数。采用本发明方案可降低电路的成本、面积和功耗，优化电磁兼容性。
- 分数分频电路射频终端
- [发明专利]锁存器和分频器-CN201611232567.7有效
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赵亮;赖玠玮;何济柔
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展讯通信（上海）有限公司
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2016-12-27
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2021-06-04
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H03K19/00
- 锁存器和分频器，锁存器包括第一逻辑单元、第二逻辑单元、第三逻辑单元、第四逻辑单元和控制单元；第一逻辑单元与第二逻辑单元结构相同，第三逻辑单元和第四逻辑单元结构相同，且第一逻辑单元和第三逻辑单元串联连接在参考电源与参考地线之间，第二逻辑单元和第四逻辑单元串联连接在参考电源与参考地线之间；控制单元，适于在所述锁存器处于预设的工作条件时，控制所述第一逻辑单元与所述第三逻辑单元所在的电流通路或者第二逻辑单元与第四逻辑单元所在的电流通路断开。上述的方案，可以降低高速二分频器电路的锁存器在静态和动态工作条件下的功耗。
- 锁存器分频器
- [发明专利]天线单元、天线系统及电子装置-CN201910101624.5有效
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康锴;郭舒生;赖玠玮
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展讯通信（上海）有限公司
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2019-01-31
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2021-04-27
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H01Q1/36
- 本发明提供了一种天线单元、天线系统及电子装置，其中所述天线单元包括：具有三维结构的螺旋天线，所述螺旋天线设置于载板的边缘区域；所述螺旋天线包括至少一匝螺旋线圈，每匝螺旋线圈包括不在同一平面内的多个螺旋分段，所述多个螺旋分段分别设置于所述载板的多个层中。所述天线系统包括：载板、第一天线阵列和第二天线阵列；所述第一天线阵列设置于所述载板的中间区域，包括多个贴片单元；所述第二天线阵列包括至少一个本发明实施例的天线单元，所述天线单元的螺旋天线设置于所述载板的边缘区域。所述电子装置包括本发明实施例的天线系统。本发明实施例的天线单元能够减小边缘天线的体积和面积，还能够实现边缘天线的宽带阻抗匹配。
- 天线单元系统电子装置
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