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[发明专利]沟槽式栅极金氧半场效晶体管及其制造方法-CN201811012844.2有效
发明人： 蔡政原 -专利权人：力智电子股份有限公司
申请日： 2018-08-31 - 公布日： 2023-08-15 - 主分类号： H01L29/786 文献下载
摘要：本发明提供一种沟槽式栅极金氧半场效晶体管及其制造方法。一种沟槽式栅极金氧半场效晶体管包括衬底、多个沟槽电极结构、多个绝缘结构以及接触栓。衬底具有多个沟槽。沟槽电极结构分别配置于沟槽中。绝缘结构分别配置于沟槽中且位于沟槽电极结构上，每一个绝缘结构包括绝缘柱及多个间隙壁，绝缘柱的顶面高于衬底的顶面，间隙壁紧邻绝缘柱且设置于衬底的顶面上。接触栓配置于相邻的沟槽间的衬底中，相邻的绝缘结构的间隙壁定义接触栓的位置。
沟槽栅极半场晶体管及其制造方法

[发明专利]一种功率器件的制备方法及功率器件-CN202110775340.1在审
发明人： 蔡政原 -专利权人：深圳天狼芯半导体有限公司
申请日： 2021-07-08 - 公布日： 2021-11-16 - 主分类号： H01L21/336 文献下载
摘要：本申请属于半导体器件技术领域，提供了一种功率器件的制备方法及功率器件，首先在衬底上形成外延层，然后对外延层依次进行沟道掺杂和源极掺杂，并对掺杂后的器件进行刻蚀形成沟槽，以在沟槽两侧均形成沟道掺杂区和源极掺杂区；其中，沟道掺杂区位于源极掺杂区与外延层之间，沟槽的深度大于掺杂区的深度，从而在形成沟槽之前完成离子掺杂注入，避免了沟槽刻蚀之后进行离子掺杂所造成的沟道离子掺杂稳定较低、容易导致漏极到源极的漏电等问题。
一种功率器件制备方法

[实用新型]高电子迁移率晶体管结构和高电子迁移率晶体管-CN202120908459.7有效
发明人： 蔡政原 -专利权人：深圳天狼芯半导体有限公司
申请日： 2021-04-28 - 公布日： 2021-11-12 - 主分类号： H01L29/778 文献下载
摘要：一种高电子迁移率晶体管结构和高电子迁移率晶体管，包括漏极半导体层、源极半导体层以及多个栅极半导体层，其中，漏极半导体层包括漏极主干层和多个间隔并列布置的漏极延伸层；源极半导体层包括源极主干层和多个间隔并列布置的源极延伸层，漏极半导体层的漏极延伸层的延伸侧与源极半导体层的源极延伸层的延伸侧相对布置；通过将栅极半导体层设置于相邻的两个源极延伸层之间，且环绕布置于漏极延伸层的外周，使得高电子迁移率晶体管结构在不增加整体面积的情况下，增大了栅极‑源极的相对面积，即提高了有效传导静电的面积，提高了ESD防护能力，解决了传统的高电子迁移率晶体管中存在有效传导静电的面积较小且静电释放防护能力差的问题。
电子迁移率晶体管结构

[发明专利]半导体元件-CN201810749260.7在审
发明人： 蔡政原 -专利权人：力智电子股份有限公司
申请日： 2018-07-10 - 公布日： 2019-12-17 - 主分类号： H01L29/06 文献下载
摘要：本发明公开一种半导体元件，包括基底、静电放电保护多晶硅层、绝缘层、金属层、第一接触部及第二接触部。基底定义有栅极衬垫区。静电放电保护多晶硅层设置于基底的栅极衬垫区上方且与基底电性隔离。静电放电保护多晶硅层包括具有第一电性的第一掺杂区～第三掺杂区及具有第二电性的第四掺杂区。第一掺杂区位于栅极衬垫区周缘并连接第二掺杂区。第四掺杂区设置于第一掺杂区～第三掺杂区之间。金属层包括第一部分与第二部分，且两者之间设置有隔离部。第一接触部及第二接触部设置于绝缘层中，分别电性连接第一掺杂区与第一部分以及第三掺杂区与第二部分。本发明的半导体元件能更有效率地疏导静电放电电流并使静电放电电流的路径不过度集中。
掺杂区静电放电保护多晶硅层栅极衬垫基底绝缘层静电放电电流半导体元件金属层电性电性连接基底电性隔离部隔离疏导

[发明专利]薄膜电阻元件及其制造方法-CN201710749774.8在审
发明人：温文莹;赵基宏;蔡政原 -专利权人：新唐科技股份有限公司
申请日： 2017-08-28 - 公布日： 2018-04-10 - 主分类号： H01L49/02 文献下载
摘要：本发明提供一种薄膜电阻元件，包括一半导体基板；一导电层，位于半导体基板上；一介电层，位于导电层上，其中介电层包括一开口；以及一薄膜电阻层，位于导电层上；其中薄膜电阻层的一背表面与导电层的一部分的上表面直接接触且连续覆盖一均匀厚度于开口的底部及侧壁并延伸至介电层的上表面；其中薄膜电阻元件具有一预期电阻值由薄膜电阻层覆盖介电层的上表面长度决定。本发明亦提供一种薄膜电阻元件的制造方法。
薄膜电阻元件及其制造方法