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专利名称

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申请人
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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]处理装置、用于处理装置的验证装置和验证方法-CN202311092133.1在审
发明人：程宏;梁华岳;姜龙;寇振涛;徐凯明;黄羽丰;朱少青;雷宇;魏倩文 -专利权人： 英特尔（中国）研究中心有限公司
申请日： 2023-08-28 - 公布日： 2023-09-29 - 主分类号： G06F11/34 文献下载
摘要：本公开涉及处理装置、用于处理装置的验证装置和验证方法。一种处理装置包括：寄存器单元；以及接口单元，所述接口单元与所述寄存器单元耦合并且包括转换模块，其中，所述转换模块用于将所述寄存器单元中的更新数据转换成输出数据，并且所述输出数据的长度是固定的且小于所述更新数据的长度。
处理装置用于验证方法

[发明专利]具有提高的高速缓存命中率的处理装置及其高速缓存设备-CN202311091792.3在审
发明人：张森杰;姚安邦;张旭 -专利权人： 英特尔（中国）研究中心有限公司
申请日： 2023-08-28 - 公布日： 2023-09-29 - 主分类号： G06F12/0802 文献下载
摘要：本公开提供了具有提高的高速缓存命中率的处理装置及其高速缓存设备。该高速缓存设备包括：接口电路，被配置为从处理器接收关于存取存储器簇的配置指令；以及簇分析器，耦合到接口电路并且被配置为：基于配置指令获取要存取的存储器簇的信息；并且通过接口电路将存储器簇从存储器中读入高速缓存设备的缓存行中，其中，存储器簇包括根据将要执行的计算的结果中的每个元素的计算所需要的存储器访问轨迹的相似性进行归类的一系列存储器区域，并且每个存储器区域对应于存储器中的一段连续地址。
具有提高高速缓存命中率处理装置及其设备

[发明专利]用于基于RISC-V加速N:M稀疏网络的方法和装置-CN202311091713.9在审
发明人：梁华岳;姚安邦;张博为;张新欣;吕剑桥;吴向斌;郑珊珊;张森杰 -专利权人： 英特尔（中国）研究中心有限公司
申请日： 2023-08-28 - 公布日： 2023-09-29 - 主分类号： G06F17/15 文献下载
摘要：本申请涉及用于基于RISC‑V加速N:M稀疏网络的方法和装置。该方法包括：获得N:M稀疏网络的矩阵A的有效值矩阵A’，其中有效值矩阵A’仅包括矩阵A的非零值；获得用于指示矩阵A的非零值的位置的矩阵掩码，其中矩阵掩码的各个行包括多个位置指示符以指示矩阵A的相应行的非零值的位置；以及利用有效值矩阵A’和矩阵掩码执行矩阵A与矩阵B的卷积运算。本发明在RISC‑V上加速了N:M稀疏网络，进而线性地降低了N:M稀疏网络中卷积的计算成本。
用于基于 risc 加速稀疏网络方法装置

[发明专利]用于处理器的锁步控制装置和方法-CN202311092193.3在审
发明人：张志远;纪海涛;刘凌;吴向斌 -专利权人： 英特尔（中国）研究中心有限公司
申请日： 2023-08-28 - 公布日： 2023-09-29 - 主分类号： G06F15/16 文献下载
摘要：本申请提供了一种用于处理器的锁步控制装置和方法。提供了一种处理器，包括：两个处理器核，包括第一处理器核和作为冗余处理器核的第二处理器核；最后一级缓存LLC，被两个处理器核共享使用；以及锁步控制单元，被配置为：周期性地触发检查点中断，以指示每个处理器核将该处理器核在检查点处的运行数据保存到LLC和影子寄存器集合中，并且在确定两个处理器核的输出数据或地址不匹配的情况下触发回滚中断，以基于LLC和影子寄存器集合中所存储的运行数据将两个处理器核的运行数据恢复为两个处理器核在回滚中断之前的检查点处的运行数据。
用于处理器控制装置方法

[发明专利]处理器及其测试方法-CN202311091799.5在审
发明人：秦鹏 -专利权人： 英特尔（中国）研究中心有限公司
申请日： 2023-08-28 - 公布日： 2023-09-29 - 主分类号： G06F11/22 文献下载
摘要：本申请涉及一种处理器及其测试方法。处理器包括测试器和状态寄存器。测试器独立于处理器的内核并且被配置为：基于相同的数据生成机制和相同的初始数据序列，生成伪随机写入数据序列和期望读取数据序列；通过处理器的内存端口，以预定地址写入顺序向双倍数据速率（DDR）内存子系统中的预定地址范围写入伪随机写入数据序列；以及通过处理器的内存端口，以预定地址读取顺序从DDR内存子系统中的预定地址范围读取数据序列并比较所读取的数据序列与期望读取数据序列是否相同，其中，预定地址写入顺序和预定地址读取顺序是相同的。状态寄存器被配置为存储由测试器生成的测试结果。
处理器及其测试方法

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