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[实用新型]一种建筑安全防护用建筑围挡-CN202120973419.0有效
发明人：林建文;秦长亮;汪喜兵 -专利权人：中国建筑第五工程局有限公司
申请日： 2021-05-08 - 公布日： 2021-12-31 - 主分类号： E04H17/14 文献下载
摘要：本实用新型公开了一种建筑安全防护用建筑围挡，包括支撑板的侧面通过螺栓连接有用于转动与底管插接的插杆的侧座和内侧壁卡接有可移动的连接杆的围板，所述支撑板的表面插接有通过底座可改变角度的转管，所述底座的底部固定连接有可安装的底板，所述底板的内部开设有用于移动限位座的滑道，所述连接杆的一侧固定连接有用于定位的定位板。该建筑安全防护用建筑围挡，通过底管、插杆、侧座、支撑板、转管、底板、限位座和底座之间的配合设置，工作人员可以改变限位座在底板内的位置，转动底管和转管，可以改变围板的角度，有利于工作人员抬动该装置，并且有利于后期对围板的表面进行清洗，提高工作人员清洗的工作效率，便于下次使用。
一种建筑安全防护

[发明专利]半导体器件及其制作方法-CN201710243708.3有效
发明人：张青竹;殷华湘;闫江;吴振华;周章渝;秦长亮;张严波;张永奎 -专利权人：中国科学院微电子研究所
申请日： 2017-04-13 - 公布日： 2020-12-08 - 主分类号： H01L29/786 文献下载
摘要：本申请提供了一种半导体器件及其制作方法。该半导体器件包括衬底、背栅、栅介质层、二维半导体材料层与两个电极，背栅设置在衬底的部分表面上；栅介质层设置在背栅的裸露表面上；二维半导体材料层设置在栅介质层的远离背栅的表面上；两个电极设置在二维半导体材料层的远离栅介质层表面上，且分别设置在背栅两侧。该半导体器件在衬底的表面上设置有背栅，在背栅施加不同的偏压，通过栅介质层的电场，感应不同载流子(电子和空穴等)，使得二维半导体材料能带弯曲。在源漏区施加合适大小的偏压，使得导电沟道导通或夹断，进而实现器件的开与关，进而实现背栅独立控制该器件的开关，满足了大规模集成电路设计的基本需求。
半导体器件及其制作方法

[实用新型]一种脚型取模装置-CN201921889221.3有效
发明人：彭飘林;秦长亮;刘昭霞 -专利权人：黎明职业大学
申请日： 2019-11-05 - 公布日： 2020-07-14 - 主分类号： A43D1/02 文献下载
摘要：本实用新型公开一种脚型取模装置，其中，包括取模盒以及测量盒，所述取模盒包括分别测量左脚和右脚的两个盒体以及置于盒体内的记忆海绵，每个盒体设有测量网格，所述测量盒包括卷尺和笔芯。本案可以准确测量脚形，辅助制作个人定制鞋，而且成本低廉。
一种脚型装置

[发明专利]一种垂直TFET及其制造方法-CN201710118319.8有效
发明人： 秦长亮;殷华湘;李俊峰;赵超;刘实 -专利权人：中国科学院微电子研究所
申请日： 2017-03-01 - 公布日： 2020-03-24 - 主分类号： H01L21/331 文献下载
摘要：本发明公开了一种垂直TFET及其制造方法，该方法包括：形成台阶结构的绝缘介质层；在所述绝缘介质层的台阶侧壁形成第一栅极侧墙，并沉积第一栅介质层；在所述第一栅介质层上沉积二维材料层形成沟道区；在所述二维材料层上沉积第二栅介质层，并在所述第二栅介质层的台阶侧壁形成第二栅极侧墙；刻蚀所述第二栅介质层，以进一步在所述台阶侧壁的两侧分别形成与所述沟道区连接的源极和漏极。本发明提供的器件，用以解决现有技术中二维材料器件的集成密度较差，不利于大规模应用的技术问题。实现了大大提高TFET器件的集成密度的技术效果。
一种垂直 tfet 及其制造方法

[发明专利]堆叠纳米线MOS晶体管制作方法-CN201510575026.3有效
发明人：殷华湘;马小龙;秦长亮;朱慧珑;陈大鹏 -专利权人：中国科学院微电子研究所
申请日： 2015-09-10 - 公布日： 2020-01-03 - 主分类号： H01L21/336 文献下载
摘要：一种堆叠纳米线MOS晶体管制作方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在每个鳍片中形成多个纳米线，相邻纳米线之间具有保护层；在纳米线上形成沿第二方向延伸并包围多个纳米线的伪栅极堆叠；在伪栅极堆叠两侧形成源漏区，源漏区之间的多个纳米线构成沟道区；刻蚀去除伪栅极堆叠；刻蚀去除保护层，露出悬空的多个纳米线；在多个纳米线上形成沿第二方向延伸并包围多个纳米线的栅极堆叠。依照本发明的堆叠纳米线MOS晶体管制作方法，通过多次回刻、侧向刻蚀沟槽并填充，形成了质量良好的纳米线沟道，同时利用保护层减小纳米线表面缺陷，以较低的成本充分增大导电沟道有效宽度从而提高驱动电流和可靠性。
堆叠纳米 mos 晶体管制作方法

[发明专利]半导体器件制造方法-CN201510634786.7有效
发明人： 秦长亮;殷华湘;赵超 -专利权人：中国科学院微电子研究所
申请日： 2015-09-29 - 公布日： 2019-11-08 - 主分类号： H01L21/8234 文献下载
摘要：一种半导体器件制造方法，包括：在衬底上形成多个鳍片；在相邻鳍片之间形成浅沟槽隔离；在鳍片上形成栅极堆叠；以栅极堆叠为掩模，执行离子注入，在鳍片下部形成与源漏区导电类型相反的阈值调节区。依照本发明的半导体器件制造方法，通过控制掺杂工艺参数调节源漏区和部分沟道区下方的掺杂区，从而平衡高应力对小尺寸FinFET阈值电压的影响，提高器件的可靠性。
半导体器件制造方法

[发明专利]自对准接触制造方法-CN201410585105.8有效
发明人： 秦长亮;殷华湘;李俊峰;赵超 -专利权人：中国科学院微电子研究所
申请日： 2014-10-27 - 公布日： 2019-10-29 - 主分类号： H01L21/28 文献下载
摘要：一种自对准接触制造方法，包括：在衬底上的层间介质层中形成金属栅极以及金属栅极两侧的栅极侧墙；自对准刻蚀，去除层间介质层，露出栅极侧墙和源漏极区域；形成接触金属层，覆盖衬底的源漏极区域和金属栅极顶部、以及栅极侧墙侧壁；以及平坦化接触金属层，直至暴露栅极侧墙顶部。依照本发明的自对准接触制造方法，不对金属栅极凹陷而是直接在其顶部形成保护层，能有效适当放宽关键尺寸和重叠大小的限制，提高了对工艺波动的稳定性和器件可靠性，降低了制造成本和工艺难度。
对准接触制造方法

[发明专利]半导体器件制造方法-CN201510634782.9有效
发明人： 秦长亮;殷华湘;赵超 -专利权人：中国科学院微电子研究所
申请日： 2015-09-29 - 公布日： 2019-09-24 - 主分类号： H01L21/336 文献下载
摘要：一种半导体器件制造方法，包括：刻蚀衬底形成多个鳍片；在鳍片之间形成STI；在露出STI的鳍片部分上形成第一高迁移率层；执行氧化和/或氮化工艺，将第一高迁移率层转变为介质层并同时将露出STI的鳍片部分转变为第二高迁移率层。依照本发明的半导体器件制造方法，通过氧化作为牺牲层的高迁移率材料，驱使离子扩散使得衬底材料构成的鳍片转换为高迁移率材料，以简化工艺和低成本提高了器件性能并利于器件微缩。
半导体器件制造方法

[发明专利]半导体器件制造方法-CN201410571346.7有效
发明人： 秦长亮;殷华湘;李俊峰;赵超 -专利权人：中国科学院微电子研究所
申请日： 2014-10-23 - 公布日： 2019-07-02 - 主分类号： H01L21/336 文献下载
摘要：一种半导体器件制造方法，包括：在衬底上依次形成穿通阻挡层以及半导体材料层；在半导体材料层上形成掩膜图形；利用掩膜图形依次刻蚀半导体材料层和穿通阻挡层，直至进入衬底中，在衬底上形成包含了半导体材料层和穿通阻挡层的多个鳍片；在多个鳍片之间的衬底上形成浅沟槽隔离。依照本发明的半导体器件制造方法，先形成穿通阻挡层然后外延并刻蚀形成鳍片，通过浓度分布超陡的PTSL层降低了器件的漏电并且改善了器件的短沟道效应，采用兼容主流硅工艺降低了成本、提高了导热性，并且采用高迁移率材料用作沟道区以有效提高器件驱动性能。
半导体器件制造方法

[发明专利]自对准接触制造方法-CN201410584842.6有效
发明人： 秦长亮;殷华湘;李俊峰;赵超 -专利权人：中国科学院微电子研究所
申请日： 2014-10-27 - 公布日： 2019-07-02 - 主分类号： H01L21/336 文献下载
摘要：一种自对准接触制造方法，包括：在衬底上的第一层间介质层中形成栅极开口；在栅极开口中形成金属栅极；在金属栅极以及第一层间介质层上形成第二层间介质层；在第二层间介质层上形成位于金属栅极上方的掩模图形；以掩模图形为掩模，依次刻蚀第二层间介质层和第一层间介质层，直至暴露衬底，形成自对准的源漏接触孔。依照本发明的自对准接触制造方法，不对金属栅极凹陷而是直接在其顶部形成保护层，能有效适当放宽关键尺寸和重叠大小的限制，提高了对工艺波动的稳定性和器件可靠性，降低了制造成本和工艺难度。
对准接触制造方法

[发明专利]一种鳍式场效应晶体管及其制备方法-CN201610663545.X有效
发明人：王桂磊;崔虎山;殷华湘;秦长亮;李俊峰;赵超 -专利权人：中国科学院微电子研究所
申请日： 2016-08-12 - 公布日： 2019-06-11 - 主分类号： H01L21/336 文献下载
摘要：本申请公开了一种鳍式场效应晶体管及其制备方法，利用所述鳍式场效应晶体管的制备方法制备FinFET器件时，通过先形成硅鳍部和隔离部，然后原位刻蚀硅鳍部，以为硅锗鳍和锗鳍的形成预留空间；最后通过外延生长依次形成硅锗鳍和锗鳍。由于所述硅锗鳍在所述硅衬底与所述锗鳍之间，起到了应变缓冲层的作用，减少了锗与硅之间的晶格失配程度，从而为锗鳍的形成建立前提条件，避免直接将锗材料填入所述隔离部之间的小尺寸缝隙中而出现锗无法将缝隙填满而使得锗鳍存在形态缺陷，进而使得FinFET器件出现可靠性下降的情况出现。
一种场效应晶体管及其制备方法

[发明专利]CMOS制作方法-CN201510629245.5有效
发明人：殷华湘;秦长亮;王桂磊;邓震;朱慧珑 -专利权人：中国科学院微电子研究所
申请日： 2015-09-28 - 公布日： 2019-06-11 - 主分类号： H01L21/8238 文献下载
摘要：一种CMOS制造方法，包括：刻蚀衬底形成沿第一方向延伸的第一鳍片和第二鳍片；在第一鳍片和第二鳍片上形成沿第二方向延伸的伪栅极堆叠；在第一和第二鳍片中伪栅极堆叠沿第一方向两侧形成源漏区；去除伪栅极堆叠，在第一区域和第二区域中留下分别暴露第一鳍片和第二鳍片的第一栅极开口和第二栅极开口；去除第一区域中第一鳍片的一部分，留下第一开口；在第一开口中外延生长第一沟道层；去除第二区域中第二鳍片的一部分，留下第二开口；在第二开口中外延生长第二沟道层；在第一和第二沟道层上形成沿第二方向延伸的栅极堆叠。依照本发明CMOS制作方法，分步选择性外延不同材料高迁移率沟道层，低成本高效率提高器件载流子迁移率和驱动能力。
cmos 制作方法

[发明专利]半导体器件及其制造方法-CN201410404893.6有效
发明人：殷华湘;秦长亮;王桂磊;朱慧珑 -专利权人：中国科学院微电子研究所
申请日： 2014-08-15 - 公布日： 2019-05-21 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种半导体器件，包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的栅极，位于栅极两侧的鳍片上的源漏区以及栅极侧墙，其中，鳍片中具有高迁移率材料构成的沟道层，鳍片至少包围了沟道层的侧面。依照本发明的半导体器件及其制造方法，通过移除假栅极堆叠同时增加刻蚀深度，能在所需的鳍片结构上自对准的局域地形成例如Ge的高迁移率沟道，从而有效提高鳍片沟道区的载流子迁移率，进而有效提高器件性能和可靠性。
半导体器件及其制造方法

[发明专利]半导体器件及其制造方法-CN201410804497.2有效
发明人： 秦长亮;殷华湘;马小龙;李俊峰;赵超 -专利权人：中国科学院微电子研究所
申请日： 2014-12-19 - 公布日： 2019-05-21 - 主分类号： H01L29/78 文献下载
摘要：一种半导体器件，包括：多个鳍片结构，在衬底上垂直突起，沿第一方向延伸；源漏区，形成在每个鳍片结构的沿第一方向的两端；沟道区，包含多个纳米线，沿第一方向连接在源漏区之间；栅极堆叠结构，沿第二方向延伸，包围了每个纳米线；填充层，位于多个纳米线底部与衬底之间。依照本发明的半导体器件及其制造方法，在鳍片状源漏区之间形成纳米线的沟道，节省了工艺成本，降低了工艺复杂度，并有效提高栅控能力和器件密度。
半导体器件及其制造方法

[发明专利]半导体器件及其制造方法-CN201410804444.0有效
发明人： 秦长亮;殷华湘;李俊峰;赵超 -专利权人：中国科学院微电子研究所
申请日： 2014-12-19 - 公布日： 2019-04-19 - 主分类号： H01L29/78 文献下载
摘要：半导体器件，包括：多个鳍片结构，在衬底上垂直突起，沿第一方向延伸；源漏区，形成在每个鳍片结构的沿第一方向的两端；沟道区，包含多个纳米线，沿第一方向连接在源漏区之间；栅极堆叠结构，沿第二方向延伸，包围了每个纳米线。依照本发明的半导体器件及其制造方法，在鳍片状源漏区之间形成纳米线的沟道，节省了工艺成本，降低了工艺复杂度，并有效提高栅控能力和器件密度。
半导体器件及其制造方法

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