“张跃玲”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果27个，建议您升级VIP下载更多相关专利

[发明专利]一种SoC系统中通用可配置加速单元的IP电路-CN201610423662.9有效
发明人：汪健;张跃玲;张磊;王镇;赵忠惠;陈亚宁;吕江萍 -专利权人：中国兵器工业集团第二一四研究所苏州研发中心
申请日： 2016-06-16 - 公布日： 2023-08-01 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种SoC系统中通用可配置加速单元的IP电路。可实现快速傅里叶变换，且能够实现数字FIR滤波功能，并且可以实现模平方，乘累加以及相应的加窗运算等等运算，并且仅仅通过硬件结构实现加速算法，无需CPU等资源开销，提高SoC系统运算速度和提高CPU资源利用率。
一种 soc 系统通用配置加速单元 ip 电路

[发明专利]数字滤波装置-CN202310376195.9有效
发明人： 张跃玲;万海军;束克留 -专利权人：苏州聚元微电子股份有限公司
申请日： 2023-04-11 - 公布日： 2023-06-23 - 主分类号： H03H17/02 文献下载
摘要：本发明公开了一种数字滤波装置，包括：CIC滤波器和FIR滤波器；CIC滤波器包括：自减计数器、第一降采样信号产生电路、第二降采样信号产生电路、多级级联的滤波模块，FIR滤波器包括：第三降采样信号产生电路、M个加法器、加权系数产生电路和滤波电路。根据本发明实施例的数字滤波装置，可作为数字信号处理算法电路中的一种数字硬件实现；数字滤波装置具有可以配置实现数字抽取滤波降采样下变频算法的数字信号处理、实现CIC数字滤波算法和有符号数的FIR数字滤波算法的数据处理的IP模块；可集成于通信或半导体集成电路中，具有功耗低、通用性强、占用面积小、实时性、精准性、节约成本等。
数字滤波装置

[发明专利]兼容BR与BLE5.2多模蓝牙协议的基带数据收发处理方法及系统-CN202310240204.1有效
发明人： 张跃玲;万海军;李健平;韩兴成 -专利权人：苏州聚元微电子股份有限公司
申请日： 2023-03-14 - 公布日： 2023-05-30 - 主分类号： H04B1/401 文献下载
摘要：本发明公开了一种兼容BR与BLE5.2多模蓝牙协议的基带数据收发处理方法及系统，包括：通过收发状态机在对与蓝牙基本速率模式、支持BLE5.2协议的非编码物理层模式或支持BLE5.2协议的编码物理层模式相对应的帧结构进行发送和接收时，进行帧结构的跳转，并通过收发状态机产生用于表征帧结构状态的逻辑信号。根据本发明实施例的兼容BR与BLE5.2多模蓝牙协议的基带数据收发处理方法及系统，可作为需要兼容双模/多模蓝牙、兼容多种无线RF传输、多种无线协议兼容传输的基带协议特性。
兼容 br ble5 蓝牙协议基带数据收发处理方法系统

[发明专利]兼容多种fec、defec与crc算法的装置-CN202310237784.9有效
发明人： 张跃玲;万海军;常华东;苗小虎;杨中林 -专利权人：苏州聚元微电子股份有限公司
申请日： 2023-03-14 - 公布日： 2023-05-30 - 主分类号： H04L1/00 文献下载
摘要：本发明公开了一种兼容多种fec、defec与crc算法的装置，包括：fec模块、defec模块、crc模块、bit流控制模块，fec模块包括自加计数器和算法装置；defec模块包括自加计数器和算法装置；bit流控制模块包括自减计数器、自加计数器以及控制模块。根据本发明实施例的兼容多种fec、defec与crc算法的装置，通过寄存器配置fec和crc进行数据bit流的不同算法处理，并对传输的数据包实现兼容性以及defec纠错、crc校验、通信编码等数据算法控制，可满足兼容性强、通用性强、低功耗、低成本等需求。
兼容多种 fec defec crc 算法装置

[发明专利]TOUCH MCU的低功耗管理系统-CN202310101431.6有效
发明人： 张跃玲;宋文星;万海军;束克留 -专利权人：苏州聚元微电子股份有限公司
申请日： 2023-02-13 - 公布日： 2023-04-25 - 主分类号： G06F1/3206 文献下载
摘要：本发明公开了一种TOUCH MCU的低功耗管理系统，包括CPU内核模块、电源管理单元、复位产生及控制逻辑模块、时钟产生及控制逻辑模块、低功耗工作IP、TOUCH IP及控制逻辑模块和唤醒控制逻辑模块。本发明的低功耗管理系统实现MCU/SoC系统进入空闲、停止、睡眠中的一种低功耗模式，并根据不同的低功耗模式进行相应的电源管理单元、时钟产生及控制逻辑模块、复位产生及控制逻辑模块的管理和控制，进而实现低功耗模式下控制电源管理单元的运行以及时钟产生及控制逻辑模块的时钟信号的关断和开启等。
touch mcu 功耗管理系统

[发明专利]用于定时器的信号产生控制电路-CN202211277326.X有效
发明人： 张跃玲;万海军;束克留;韩兴成 -专利权人：苏州聚元微电子股份有限公司
申请日： 2022-10-19 - 公布日： 2023-03-24 - 主分类号： H03K3/037 文献下载
摘要：本发明公开了一种用于定时器的信号产生控制电路，包括：第一输入触发电路、第二输入触发电路、第三输入触发电路、选择器、触发控制器以及编码器。根据本发明实施例的用于定时器的信号产生控制电路，可作为需要通过寄存器配置产生的定时器的计数时钟的产生，而且可以有多种时钟源模式选择。除软件配置定时器工作的使能开启、复位初始化等，还可以触发特性模式下在外部输入事件时硬件触发电路使能、复位特性。并且内部设计低通滤波器可以编程配置对外部信号选择低通滤波处理的特性。
用于定时器信号产生控制电路

[发明专利]一种数控振荡器的频率校准方法-CN202111210368.7有效
发明人：李健平;万海军;常华东;张跃玲 -专利权人：苏州聚元微电子股份有限公司
申请日： 2021-10-18 - 公布日： 2023-03-10 - 主分类号： H03L1/00 文献下载
摘要：本发明公开了一种芯片上数控振荡器(DCO:digitally controlled oscillator)的频率校准方法，属于芯片的设计技术领域，该方法包括：基于芯片上对温度不敏感的RC时间常数，对一个或多个DCO的频率进行比较精确的校准；本发明，通过逐步递减搜索法，消除了电压比较器的延时对DCO频率校准精度的影响；本发明，通过交换电压比较器的正负输入端，求得两次频率校准中DCO周期计数的平均值，从而消除了电压比较器的输入失调电压对频率校准精度的影响；本发明的方法简单而高效，对含有一个或多个DCO的芯片，只需要在自动测试设备(ATE)上测量其中一个DCO的频率一次；本发明不需要参考时钟和锁相环，从而实现低成本、高精度地对一个或多个DCO的频率检测和设置。
一种数控振荡器频率校准方法

[发明专利]相位与周期可动态变换的PWM输出电路-CN202211264261.5有效
发明人： 张跃玲;万海军;束克留;韩兴成 -专利权人：苏州聚元微电子股份有限公司
申请日： 2022-10-17 - 公布日： 2022-12-23 - 主分类号： H03K7/08 文献下载
摘要：本发明公开了一种相位与周期可动态变换的PWM输出电路，包括：自动重载寄存器、比较寄存器、计数器、比较器模块以及计数模式控制输出模块。自动重载寄存器包括第一预装载寄存器和第一影子寄存器。比较寄存器包括第二预装载寄存器和第二影子寄存器。比较器模块包括第一比较模块、第二比较模块、第三比较模块和第四比较模块。本发明的相位与周期可动态变换的PWM输出电路，在更新事件发生时，动态切换控制PWM信号的相位、周期的改变和更新，具有在PWM输出电路工作时，输出PWM信号的频率和占空比可动态编程变化和切换的特性，以及PWM信号切换相位时的中断标志位的控制产生。
相位周期动态变换 pwm 输出电路

[发明专利]嵌套的延时锁定环-CN202111487646.3有效
发明人：万海军;李健平;张跃玲 -专利权人：苏州聚元微电子股份有限公司
申请日： 2021-12-06 - 公布日： 2022-12-20 - 主分类号： H03L7/23 文献下载
摘要：本发明公开了嵌套的延时锁定环，属于芯片设计技术领域，包括芯片电路环路中两个互相嵌套的延时锁定环(DLL)，第一个延时锁定环(DLL1)能够使数模转换器(DAC)的输出与输入差分时钟(CLKP和CLKN)同步，第二个延时锁定环(DLL2)能够产生与输入差分时钟(CLKN)同频的时钟，进而实现芯片电路环路系统时钟或信号通路总延时的最小化；本发明，通过将芯片电路环路中的两个延时锁定环(DLL)进行互相嵌套，既满足了各自环路时钟和信号的同步要求，又达到芯片电路环路系统总延时最小化的设计目标。
嵌套延时锁定

[发明专利]带刹车功能的死区可配置互补输出电路-CN202211119660.2有效
发明人： 张跃玲;万海军;束克留;韩兴成 -专利权人：苏州聚元微电子股份有限公司
申请日： 2022-09-15 - 公布日： 2022-12-09 - 主分类号： H03K19/173 文献下载
摘要：本发明公开了一种带刹车功能的死区可配置互补输出电路，包括：前后死区分频计数器、前后死区计数器、前死区插入输出逻辑电路、前刹车状态信号产生逻辑电路、前刹车和前死区插入控制输出逻辑电路、后死区插入输出逻辑电路、后刹车状态信号产生逻辑电路以及后刹车和后死区插入控制输出逻辑电路。本发明的带刹车功能的死区可配置互补输出电路，通过可作为需要互补输出并且具有死区可编程、死区时间可配置、死区时钟可分频配置、前后死区都可编程配置的特性。
刹车功能死区配置互补输出电路

[发明专利]具有变频计数特性的多模式时基单元系统及计数控制方法-CN202211003941.1有效
发明人： 张跃玲;万海军;束克留;韩兴成 -专利权人：苏州聚元微电子股份有限公司
申请日： 2022-08-22 - 公布日： 2022-11-25 - 主分类号： G06F1/08 文献下载
摘要：本发明涉及一种具有变频计数特性的多模式时基单元系统及计数控制方法，其中，时基单元系统包括：自动重装载寄存器、预分频器、计数器、重复计数器、方向控制及选择模块、使能控制单元、更新事件产生模块、以及初始化单元，可以根据需要通过预分频器写入和更新计数时钟频率的变化和切换，且其中内置多种计数模式，可以根据需要配置相应信号选择性相应的计数模式，实现多模式计数功能；同时，本发明的时基单元系统能够集成于MCU/SoC中，能够实现数字变频特性计数或者PWM输出电路的产生和输出，集成度高、通用性强、功耗低、占用面积小且成本低。
具有变频计数特性模式单元系统控制方法

[发明专利]用于含SPI通信协议与I2C通信协议封装电路的通信集成系统-CN202111383255.7有效
发明人： 张跃玲;万海军;李健平;常华东;苗小虎 -专利权人：苏州聚元微电子股份有限公司
申请日： 2021-11-22 - 公布日： 2022-10-14 - 主分类号： G06F13/38 文献下载
摘要：本发明揭示了用于含SPI通信协议与I2C通信协议封装电路的通信集成系统，包括封装集成通信单元与封装集成数据通讯单元，封装集成通信单元包括序列码检测模块、使能逻辑信号端、数据输出端、I2C数据输入端、SPI数据输入端，封装集成数据通讯单元包括输入输出模块和输入模块，输入输出模块包括使能信号判断端、通讯数据输出端、第一通讯数据输入端，输入模块包括第二通讯数据输入端。本发明能实现内含SPI和I2C通信协议的集成电路应用，节约芯片的流片面积和减少封装管脚，成本得到控制。具备通过检验序列串行码实现逻辑自动判断工作通信协议模式功能。通过原芯片封装管脚实现协议通讯集成，满足各工作模式兼容性及灵活转换需求。
用于 spi 通信协议 i2c 封装电路通信集成系统

[发明专利]适用于多种无线协议的链路层数据控制方法-CN202111383369.1在审
发明人： 张跃玲;李健平;万海军;苗小虎;常华东 -专利权人：苏州聚元微电子股份有限公司
申请日： 2021-11-22 - 公布日： 2022-03-08 - 主分类号： H04L69/18 文献下载
摘要：本发明揭示了一种适用于多种无线协议的链路层数据控制方法，在电路中设置状态机，所述状态机集成内部数据包的帧结构收发跳转功能，根据不同的软件无线协议以及状态机数据，进行功能模块跳转，电路中设配置辅助模块，电路中设置有用于控制内部链路层硬件的数字逻辑电路，配置工作在某一无线协议数据包的控制逻辑电路，将需要发送的根据某一无线协议的数据，依据相关数据包格式，发送至RF模块电路，电路中传输的数据包格式兼容蓝牙协议，采用蓝牙协议时，进行纠错，在使用无线接口发送信息之前，在发送方进行预处理。由此，可作为无线协议链路层和帧结构数据包逻辑处理部分电路集成于无线收发器或蓝牙收发芯片的数字控制电路。
适用于多种无线协议链路层数据控制方法

[发明专利]用于含多相振荡器的锁相环的小数预分频器-CN202111090234.6在审
发明人：李健平;万海军;张跃玲;常华东 -专利权人：苏州聚元微电子股份有限公司
申请日： 2021-09-17 - 公布日： 2021-12-31 - 主分类号： H03L7/18 文献下载
摘要：本发明公开了用于含多相振荡器的锁相环的小数预分频器，属于高速模拟和射频芯片的设计技术领域，该四模小数预分频器(quad‑modulus fractional prescaler)与锁相环内的多相振荡器配合使用时，通过相位切换来实现小数分频，用以减少锁相环输出时钟由和差调制器(SDM:∑Δmodulator)产生的相位噪声，并且其与可编程分频器组合成环路反馈分频器，用以降低整体环路反馈分频器的连续分频比下限；本发明，通过将小数预分频器配置在锁相环内后，可以显著减少锁相环输出时钟由SDM产生的相位噪声，而且它与可编程分频器组合成环路反馈分频器，可以降低整体环路反馈分频器的连续分频比下限，因而，采用本发明的锁相环芯片不需要额外增加多相的输出除法器，因而芯片的功耗和面积都显著地减少了。
用于多相振荡器锁相环小数分频器

[发明专利]三模预分频器的设计方法和应用-CN202110978353.9在审
发明人：万海军;宋文星;张跃玲 -专利权人：苏州聚元微电子股份有限公司
申请日： 2021-08-24 - 公布日： 2021-12-31 - 主分类号： H03L7/18 文献下载
摘要：本发明公开了三模预分频器(triple‑modulus prescaler)的设计方法和应用，属于高速模拟和射频芯片的设计技术领域，该设计方法是在双模预分频器的基础上，通过增加预分频器的模数，以此来降低整体锁相环(PLL)环路分频器(loopdivider)连续分频比的下限；其次，该种设计方法产生的三模预分频器在环路分频器和高速锁相环频率综合器中均可应用；本发明将双模预分频器拓展到多模预分频器，在维持双模分频高速度优点的同时，有效地降低了整体环路分频器连续分频比的下限。
三模预分频器设计方法应用

1
2
下一页»
尾页
共 27 条