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[发明专利]一种油炸食品加工用沥油装置-CN202310844940.8在审
发明人： 廖湘萍;罗云杰;毛敏 -专利权人：湖南逗家里手食品有限公司
申请日： 2023-07-11 - 公布日： 2023-09-01 - 主分类号： A21B3/00 文献下载
摘要：本发明公开了一种油炸食品加工用沥油装置，包括油炸箱体，所述油炸箱体上端面的开口处安装有可升降的食品投放单元，所述油炸箱体内腔安装有用于辅助食品油渣的翻炸捞取单元，所述油炸箱体的外侧面通过连接板连接有沥油外筒，所述沥油外筒的内部安装有可旋转的沥油内筒，所述沥油外筒的顶部设有食品降温组件，本油炸食品加工用沥油装置首先通过第二升降气缸、铰接座、油炸锅体、环形连接架和支撑底座便于将油炸锅体内油炸过后的食品捞出，通过设置第一驱动电机、传动杆、固定壳体、连接杆、第一锥齿轮和第二锥齿轮便于带动多个网状拨动叶片转动进而完成对食品的翻炸，提高食品油炸的均匀性，增强口感。
一种油炸食品工用装置

[发明专利]一种面向边缘硬件设备计算的层间流通数据全量化方法-CN202310270387.1在审
发明人：李盈盈;丁永林;廖湘萍;曹学成;李炜;吕葛梁 -专利权人：中国电子科技集团公司第五十二研究所
申请日： 2023-03-20 - 公布日： 2023-07-14 - 主分类号： G06N3/048 文献下载
摘要：本发明公开了一种面向边缘硬件设备计算的层间流通数据全量化方法，包括获取网络模型中各层的权重值以及输入网络模型的特征图的特征值，通过量化方法生成各层权重值量化系数，以及特征值量化系数。对于第一层，通过第一层权重值量化系数和特征值量化系数依次对第一层权重值和特征值进行定点化。本面向边缘硬件设备计算的层间流通数据全量化方法通过对网络模型中权重值、特征值和偏置数据的量化，以及对激活函数数据的量化，将原来位于CPU的浮点偏置数据和激活函数运算量化为适用于FPGA等只支持定点运算的边缘硬件，进而消除因中间大量数据传输导致FPGA推断时间过长或停顿的问题，实现定点数据流通。
一种面向边缘硬件设备计算流通数据量化方法

[发明专利]一种基于FPGA设计的支持稀疏剪枝的卷积神经网络加速器-CN201911383518.7有效
发明人：邱蔚;丁永林;曹学成;廖湘萍;李炜 -专利权人：中国电子科技集团公司第五十二研究所
申请日： 2019-12-27 - 公布日： 2023-05-05 - 主分类号： G06N3/0464 文献下载
摘要：本发明公开了一种基于FPGA设计的支持稀疏剪枝的卷积神经网络加速器，总线接口单元、权重存储及管理单元、输入缓存FIFO阵列、MAC计算阵列、中间结果缓存RAM阵列、流水线加法器阵列及输出缓存及管理单元。本发明根据去除零值权重后的卷积核，形成由非零权重构成的权重列，并且每次按照权重列最大计算量将权重列中的非零权重按序动态分配给乘加器，使得本发明的卷积神经网络加速器能够应对剪枝后网络计算的不规则性，有效跳过权重为零的乘累加运算，从而减少总运算量，加速神经网络运算。
一种基于 fpga 设计支持稀疏剪枝卷积神经网络加速器

[实用新型]一种卤制豆制品加工用冷却摊凉架-CN202222185132.9有效
发明人： 廖湘萍;毛敏;罗云杰 -专利权人：湖南逗家里手食品有限公司
申请日： 2022-08-19 - 公布日： 2023-03-31 - 主分类号： A23L11/45 文献下载
摘要：一种卤制豆制品加工用冷却摊凉架，涉及豆制品摊凉技术领域，包括清洗箱，所述清洗箱的侧面分别设有排污单元和清洗辅助单元，清洗箱的顶部右侧安装有菱形伸缩架，菱形伸缩架的伸展端部安装有移动单元，所述菱形伸缩架的前后节点位置通过连接单元连接有豆制品放置架，豆制品放置架的底部设有纱网，该卤制豆制品加工用冷却摊凉架，展开收纳方便，省时省力，其将豆制品放置架取下后，便于菱形伸缩架进行完全收纳，从而来减少场地占用，其清洗效果好，使用卫生性好。
一种卤制豆制品工用冷却摊凉架

[实用新型]一种卤制豆干生产线用投料装置-CN202222110720.6有效
发明人：罗云杰;廖湘萍 -专利权人：湖南逗家里手食品有限公司
申请日： 2022-08-11 - 公布日： 2023-01-17 - 主分类号： B65G47/18 文献下载
摘要：本实用新型公开了一种卤制豆干生产线用投料装置，包括卤制锅，所述卤制锅内设置有可升降的卤制单元，所述卤制锅底部的中心位置处转动连接有搅拌杆，所述搅拌杆的周面设有多个搅拌叶片，所述搅拌杆的底部连接有位于所述卤制锅底部的第二驱动电机，本卤制豆干生产线用投料装置通过设置固定轴、上料带、固定料框和上料架便于进行机械化的投料，保证了上料的均匀性，防止豆干上料的过多过少，保证豆干卤制效果的同时且省时省力，提高了生产效率，通过设置搅拌杆、搅拌叶片、电加热盘和第二驱动电机保证了卤汁的均匀性，提高卤制效果，通过设置振动杆、振动电机和振动导料板便于保证豆干存储斗的排料通道处的均匀下料。
一种卤制生产线投料装置

[实用新型]一种食品加工用清洗解冻装置-CN202222003490.3有效
发明人： 廖湘萍;罗云杰 -专利权人：湖南逗家里手食品有限公司
申请日： 2022-08-01 - 公布日： 2022-12-13 - 主分类号： A23B4/07 文献下载
摘要：本实用新型公开了一种食品加工用清洗解冻装置，包括清洗解冻池，所述清洗解冻池内腔的底部设置有水流搅动单元，所述清洗解冻池的外侧对称设有两个升降气缸，所述升降气缸的顶部通过连接架连接有位于所述清洗解冻池内腔的解冻架，所述解冻架上开设有多个透水孔，所述解冻架的端部开口处设有挡料单元，所述解冻架的顶部设有推料单元，所述清洗解冻池的底部设置有加热底座，所述清洗解冻池侧面靠近底部的位置处设有排水管道，本食品加工用清洗解冻装置通过设置波浪状底部的解冻架配合搅拌叶片和传动杆便于提高本装置的解冻效果，通过设置固定架、导杆、丝杆、升降气缸、推料板配合可拆卸的盖板方便将解冻后的鸡脖从温水中取出。
一种食品工用清洗解冻装置

[实用新型]一种卤制豆干生产用压制机构-CN202221945741.3有效
发明人：毛敏;廖湘萍 -专利权人：湖南逗家里手食品有限公司
申请日： 2022-07-27 - 公布日： 2022-11-15 - 主分类号： A23P30/10 文献下载
摘要：一种卤制豆干生产用压制机构，涉及豆干制作设备技术领域，包括机架，所述机架的内侧顶部通过旋转轴转动连接有模具箱，模具箱的内侧均匀开设有模槽，所述机架的顶部安装有驱动单元，驱动单元的从动件固定在旋转轴上，所述机架的中部固定有压制台，压制台与模具箱的下表面滑动连接，所述机架的顶部分别设有卤料添加管和压制单元，压制台上对应压制单元的位置均匀开设有透水孔，所述机架上对应压制台出口的位置设有豆制品取出单元，该卤制豆干生产用压制机构，便于实现流水线式生产，从而减少了人力参与的环节，对豆制品取出方便，进而提高了生产的效率。
一种卤制生产压制机构

[发明专利]一种支持剪枝稀疏化压缩的卷积神经网络装置和计算方法-CN201911312338.X有效
发明人：丁永林;曹学成;廖湘萍;邱蔚 -专利权人：中国电子科技集团公司第五十二研究所
申请日： 2019-12-18 - 公布日： 2022-11-11 - 主分类号： G06N3/04 文献下载
摘要：本发明公开了一种支持剪枝稀疏化压缩的卷积神经网络装置和计算方法，其中卷积神经网络装置包括权值缓存器、零值检测单元、源数据缓存器、源数据先进先出队列、权值先进先出队列、卷积块处理单元和目标数据缓存器，本申请在进行卷积运算前对权值进行是否为零判断，并根据判断结果仅输出非零权值以及与非零权值对应的源数据，从输入数据作为切入点进行剪枝和稀疏化，减少卷积核的冗余，降低计算复杂度；同时可根据权值中零权值的位置进行无约束的剪枝和稀疏化，从而实现对剪枝和稀疏化的无约束支持，显著提升剪枝和稀疏化的效果，提高卷积计算效率。
一种支持剪枝稀疏压缩卷积神经网络装置计算方法

[发明专利]一种硬件计算动态分配缓存装置-CN202210821017.8在审
发明人：李盈盈;曹学成;丁永林;廖湘萍;李炜 -专利权人：中国电子科技集团公司第五十二研究所
申请日： 2022-07-12 - 公布日： 2022-10-25 - 主分类号： G06F9/50 文献下载
摘要：本发明公开了一种硬件计算动态分配缓存装置，包括数据存储单元、动态分配缓存单元和运算单元，其中所述动态分配缓存单元包括动态分配控制模块、B_缓存和S_缓存，其中：数据存储单元，用于存放特征值和权重值；动态分配控制模块，用于根据特征值和权重值的数据量以及B_缓存和S_缓存的容量，针对B_缓存和S_缓存执行不同的缓存策略；运算单元，用于获取B_缓存和S_缓存中的数据进行乘累加运算并输出运算结果。本发明可减少因权重和输入特征参数量差异带来的反复读取数据引起的高计算总量和高带宽要求。
一种硬件计算动态分配缓存装置

[发明专利]一种缓存空间动态分配的卷积神经网络硬件加速装置-CN202210749707.7在审
发明人：曹学成;廖湘萍;李盈盈;丁永林;李炜 -专利权人：中国电子科技集团公司第五十二研究所
申请日： 2022-06-28 - 公布日： 2022-10-18 - 主分类号： G06N3/04 文献下载
摘要：本发明公开了一种缓存空间动态分配的卷积神经网络硬件加速装置，包括：参数存储模块，用于缓存卷积神经网络及其每层卷积层的结构参数和空间分配参数；输入缓存模块，用于根据空间分配参数缓存卷积核的权重数据和输入特征图数据；权重数据转换模块，用于获取卷积核的权重数据并进行格式转换；特征图数据转换模块，用于获取输入特征图数据并进行格式转换；运算阵列模块，用于对格式转换后的权重数据和输入特征图数据进行乘累加运算，输出结果作为对应层的输出特征图数据；输出缓存模块，用于缓存输出特征图数据，输出特征图数据作为下一卷积层的输入特征图数据。该装置降低了计算过程的外部输入数据量，适用于各种卷积神经网络硬件加速，便于部署。
一种缓存空间动态分配卷积神经网络硬件加速装置

[发明专利]一种自适应FPGA存储资源的神经网络加速器-CN202210751121.4在审
发明人： 廖湘萍;曹学成;丁永林;李盈盈;李炜 -专利权人：中国电子科技集团公司第五十二研究所
申请日： 2022-06-28 - 公布日： 2022-10-18 - 主分类号： G06N3/04 文献下载
摘要：本发明公开了一种自适应FPGA存储资源的神经网络加速器，包括：指令控制模块、输入特征图阵列、权值阵列以及乘累加阵列，其中指令控制模块根据数据和FPGA存储资源的容量大小决策缓存方式及计算方式；输入特征图阵列根据指令控制模块的指令获取输入特征图数据中对应地址的数据进行缓存；权值阵列根据指令控制模块的指令获取权值数据中对应地址的数据进行缓存；乘累加阵列根据指令控制模块的指令获取输入特征图阵列和权值阵列中的数据执行乘累加操作，并输出卷积运算结果。本发明根据所选FPGA内部存储资源容量大小以及网络层数据容量大小，选择不同的卷积运算方式，实现卷积神经网络加速方法在FPGA上的部署，进而完成加速功能。
一种自适应 fpga 存储资源神经网络加速器

[发明专利]一种提高数据利用率的卷积运算装置-CN202011578577.2有效
发明人： 廖湘萍;丁永林;曹学成;李炜 -专利权人：中国电子科技集团公司第五十二研究所
申请日： 2020-12-28 - 公布日： 2022-10-14 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种提高数据利用率的卷积运算装置，乘累加单元采用并行结构，将输入特征图数据按照乘累加单元的并行度拆分为多个数据块，卷积运算以数据块为单位计算，重复读取并使用同一数据块，与当前网络层所有的权值完成卷积运算，减少了该数据块重复输入缓存的次数，从而提高了数据利用率以及降低了片内存储容量要求，避免了需要从片外存储中读取特征图数据的过程，显著提升了卷积运算整体效率。
一种提高数据利用率卷积运算装置

[发明专利]一种卷积神经网络计算优化的硬件加速装置-CN202011279360.1有效
发明人：曹学成;廖湘萍;丁永林;李炜 -专利权人：中国电子科技集团公司第五十二研究所
申请日： 2020-11-16 - 公布日： 2022-09-13 - 主分类号： G06N3/04 文献下载
摘要：本发明公开了一种卷积神经网络计算优化的硬件加速装置，包括参数存储模块、调度控制模块、多个加速核模块，各所述加速核模块包括输入图像缓存单元、权重缓存单元、去零处理单元、乘累加运算阵列单元、修正线性单元和输出图像缓存单元。本发明能够保持流水、并行的简单硬件结构，通过去除输入特征图的零值，降低计算量，提升硬件加速性能；并且保持卷积神经网络算法的原始结构，不需要卷积神经网络算法做额外的降低计算量的优化，避免出现网络运算的不规则性，适合各种卷积神经网络算法的硬件加速。
一种卷积神经网络计算优化硬件加速装置

[发明专利]一种并行CRC计算的实现方法及装置-CN201910026928.X有效
发明人：邱蔚;林琳;丁永林;廖湘萍 -专利权人：中电海康集团有限公司
申请日： 2019-01-11 - 公布日： 2021-12-10 - 主分类号： H04L1/00 文献下载
摘要：本发明公开了一种并行CRC计算的实现方法及装置，截取CRC初始值C的高n位，与输入的并行数据D进行异或运算生成第一中间结果X，利用所述第一中间结果X进行反馈异或运算生成第二中间结果Y，在所述第二中间结果Y内部比特之间进行异或运算，在所述第二中间结果Y与CRC初始值C之间进行异或运算，得到CRC最终计算结果Z。本发明提高了CRC计算实现方法的通用性，避免了传统并行CRC计算方法中的矩阵高次幂求解，易于硬件实现，降低了并行CRC计算硬件设计的难度。
一种并行 crc 计算实现方法装置

[发明专利]一种时钟自适应访问MRAM的装置-CN201910026910.X有效
发明人：丁永林;林琳;廖湘萍;邱蔚 -专利权人：中电海康集团有限公司
申请日： 2019-01-11 - 公布日： 2020-11-06 - 主分类号： G11C11/16 文献下载
摘要：本发明公开了一种时钟自适应访问MRAM的装置，包括MRAM读写控制单元、时钟分频单元和时钟门控单元，MRAM读写控制单元产生最高时钟分频比，输出到时钟分频单元；根据输入的MRAM读写命令，产生时钟门控使能控制信号，输出到时钟门控单元；将输入的MRAM的读写命令，转换成MRAM的读写控制信号，输出到MRAM；时钟分频单元将外部输入时钟转换为访问MRAM最高频时钟，输出到时钟门控单元；时钟门控单元根据时钟门控使能控制信号，将访问MRAM最高频时钟，转换成MRAM读写时钟，输出到MRAM。本发明在采用MRAM替代SRAM的存储器架构设计中，不需要降低存储器的读写访问速度，也不需要重新设计外部访问存储器的控制逻辑，就可以根据输入时钟产生MRAM读写时钟信号，从而便于采用MRAM来替代SRAM。
一种时钟自适应访问 mram 装置

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