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[发明专利]半导体存储器及其制造方法-CN201910160715.6有效
发明人：山本直树;广津佑 -专利权人：铠侠股份有限公司
申请日： 2019-03-04 - 公布日： 2023-10-20 - 主分类号： G11C11/34 文献下载
摘要：本申请涉及一种半导体存储器及其制造方法。实施方式的半导体存储器包含第1区域及第2区域、分别包含第1及第2区域各自的一部分的活动区域及非活动区域、第1及第2层叠体、第1支柱、以及第1及第2接点。第1层叠体在活动区域包含交替层叠的第1绝缘体及第1导电体。第1支柱在第1区域内包含第1层叠体。第1接点在第2区域内设置于第1配线层内的第1导电体上。第2层叠体在非活动区域包含交替层叠的第2绝缘体及第2导电体。第2接点在第2区域内分别与第1配线层内的第2导电体、及不同于第1配线层的第2配线层内的第2导电体相接。
半导体存储器及其制造方法

[发明专利]半导体装置-CN201810895573.3有效
发明人：原田寿史;西村润;蜂须贺彩羽;中木宽;宫崎友纪恵;须田圭介;广津佑 -专利权人：铠侠股份有限公司
申请日： 2018-08-08 - 公布日： 2023-02-03 - 主分类号： H10B43/35 文献下载
摘要：实施方式提供一种能够抑制积层体的崩塌的半导体装置。实施方式的半导体装置包含基体部(1)、积层体(2)、第1基座部(31)、板状部(32)、第1柱状部(CL)、及第2柱状部(CLHR)。基体部(1)包含第1掺杂半导体膜(13)及第1半导体部(14)。第1掺杂半导体膜具有第1部分(13a)及第2部分(13b)。第1半导体部具有位于第1部分之上的第1区域(14a)及位于第2部分之上的第2区域(14b)。第2区域与第1区域分开。第1基座部至少设置在第2区域。板状部分别与第1区域及第1基座部相接。第1柱状部包含半导体层。半导体层隔着积层体与板状部相邻，且与第1区域相接。第2柱状部隔着积层体与板状部相邻，且隔着第2区域与第1基座部相邻。
半导体装置

[发明专利]半导体存储装置-CN202110959290.2在审
发明人：正木满教;加藤久词;野岛和弘;宫崎涉一;四元聡;志贺佳菜子;广津佑;松浦修武 -专利权人：铠侠股份有限公司
申请日： 2021-08-20 - 公布日： 2022-08-30 - 主分类号： H01L27/11565 文献下载
摘要：一实施方式的半导体存储装置具备：衬底，包含各自沿第1方向延伸、且沿第2方向排列的第1及第2区块区域(BLK)；第1及第2部件(SLT)，各自在第1及第2区块区域(BLK)的边界区域沿第1方向延伸，且沿第1方向排列；支撑柱(HRa)，在边界区域中配置在第1及第2部件(SLT)间；第1及第2导电体层(WL)，沿第3方向排列且相互分离设置，被第1及第2部件(SLT)、以及支撑柱(HRa)断开；及存储柱(MP)，与第1及第2导电体层(WL)交叉的部分分别作为第1及第2存储单元(MT)发挥功能。支撑柱(HRa)具有如下形状，该形状是下部柱(LMP)的侧面的延长与上部柱(UMP)的侧面的延长在包含第2方向及第3方向的面内错开。
半导体存储装置

[发明专利]半导体存储装置-CN202110250478.X在审
发明人：渡会亜友美;岩崎太一;松浦修武;广津佑;松本壮太 -专利权人：铠侠股份有限公司
申请日： 2021-03-08 - 公布日： 2022-03-18 - 主分类号： H01L27/11524 文献下载
摘要：实施方式的半导体存储装置包含衬底(20)、源极线(SL)、多个字线(WL)、柱(MP)、外周导电体层(62)、下层导电体层(73)、及第1接点(C3L)。源极线(SL)在核心区域(MA)中设置在衬底(20)的上方。柱(MP)的底部到达源极线(SL)，与多个字线(WL)的交叉部分分别作为存储单元发挥功能。外周导电体层(62)在第1区域(WR)中包含在具备源极线(SL)的第1层中，且以包围核心区域(MA)的方式设置。下层导电体层(73)在第1区域(WR)中包含在第2层(D2)中。第1接点(C3L)在第1区域(WR)以包围核心区域(MA)的方式设置在下层导电体层(73)之上，上端包含在第1层中，且与外周导电体层(62)电连接。
半导体存储装置