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[发明专利]半导体存储装置-CN201480036504.7在审
发明人： 山本安卫 -专利权人：株式会社索思未来
申请日： 2014-06-10 - 公布日： 2016-02-17 - 主分类号： G11C11/41 文献下载
摘要：半导体存储装置(1)包括由多个存储单元(MC)布置成矩阵状而成的存储单元阵列(MCA)，该半导体存储装置(1)包括读出字线(RWL)、读出位线(RBL)以及读出源极线(RSL)。多个存储单元分别包括：第一及第二反相器(INV1、INV2)，该第一及第二反相器(INV1、INV2)交叉耦合连接；第一晶体管(TR1)，该第一晶体管(TR1)连接在读出位线和读出源极线之间，而且所述第一晶体管(TR1)的栅极与第一反相器的输出端连接；第二晶体管(TR2)，该第二晶体管(TR2)与所述第一晶体管(TR1)串联，而且所述第二晶体管(TR2)的栅极与读出字线连接。
半导体存储装置

[发明专利]半导体存储器件-CN201110219399.9有效
发明人：白滨政则;县泰宏;山本安卫;菊川博仁 -专利权人：松下电器产业株式会社
申请日： 2007-03-01 - 公布日： 2012-02-15 - 主分类号： G11C16/26 文献下载
摘要：本发明提供一种半导体存储器件。在具有电阻变化型存储元件的半导体存储器件中，不需要负电位发生电路，并且缩短数据读出时间。在准备时，电阻变化型存储元件(403)的两端、即位线(BL)和源极线(SL)由位线和源极线的各预充电电路(402)设定为预充电电位Vp。在置位时，位线(BL)由位线写入偏置发生电路(401)设置为比上述预充电电位Vp高的设定电位Vd，源极线(SL)由源极线写入偏置发生电路接地。在复位时，与置位时相反，位线(BL)接地，源极线(SL)被设定为设定电压Vd。在数据读出时，例如将位线(BL)保持为上述预充电电位Vp，由读出偏置电路(405)将源极线(SL)接地。
半导体存储器件

[发明专利]电熔丝电路-CN200910003669.5无效
发明人： 山本安卫;县泰宏;白滨政则;川崎利昭 -专利权人：松下电器产业株式会社
申请日： 2009-01-19 - 公布日： 2009-08-05 - 主分类号： G11C17/18 文献下载
摘要：本发明提供一种电熔丝电路，其能实现电熔丝电路的面积节约，且构筑防止电熔丝误切断电路。其解决方案为除了独立的一个电源开关电路(300)之外，具有多个熔丝比特单元(200)，其由一端与该电源开关电路的输出相连的熔丝元件(201)和与该熔丝元件的另一端相连的第1MOS晶体管(202)构成，进一步，作为ESD对策，在接地电位和电源开关电路的输出VGB之间连接二极管(400)。构成熔丝比特单元(200)的晶体管的栅极氧化膜厚度与低电压逻辑系晶体管而不是高电压I/O系晶体管的栅极氧化膜厚度相等。
电熔丝电路

[发明专利]非易失性半导体存储器件-CN200810004810.9有效
发明人： 山本安卫;白滨政则;县泰宏;川崎利昭 -专利权人：松下电器产业株式会社
申请日： 2008-02-02 - 公布日： 2008-08-27 - 主分类号： G11C16/04 文献下载
摘要：本发明提供一种可按标准CMOS工艺制造的非易失性半导体存储器件，提供一种节省存储单元面积的技术。在通过在浮置栅上蓄积电荷而存储数据的非易失性半导体存储器件中，按阵列状排列包含作为读出器件的第一MOS晶体管(38、39)、由作为电容耦合器件的第一电容器(47、48)和作为擦除器件的第二电容器(49、50)构成的位单元(62、63)、以及具有第二MOS晶体管(28、29)和第三MOS晶体管(34、35)的译码器件(61)的存储单元(60)。能使可进行每个位的选择擦除的非易失性存储器阵列化，从而可以大幅度地缩小磁心面积。
非易失性半导体存储器件

[发明专利]电子保险丝电路-CN200710167218.6无效
发明人：县泰宏;白滨政则;川崎利昭;角真一;山本安卫 -专利权人：松下电器产业株式会社
申请日： 2007-11-01 - 公布日： 2008-06-25 - 主分类号： H02H7/20 文献下载
摘要：本发明公开了电子保险丝电路。目的在于：在系统大规模集成电路中，当接通·断开电源时，保险丝元件不会被误程序化。用AND电路(13)来控制串联连接到保险丝元件(11)的金属氧化物半导体晶体管(12)的栅极，将该AND电路(13)的一个输入下拉到接地，该AND电路(13)与连接在保险丝元件(11)的电源相同的电源相连接。
电子保险丝电路

[发明专利]半导体存储器件-CN200710169520.5无效
发明人：白滨政则;县泰宏;山本安卫 -专利权人：松下电器产业株式会社
申请日： 2007-11-09 - 公布日： 2008-05-14 - 主分类号： G11C16/02 文献下载
摘要：本发明提供一种半导体存储器件，串联连接电阻变化型元件和二极管来构成存储单元，其中，上述电阻变化型元件在一个端子(第一节点)上以另一个端子为基准施加正的电压时电阻发生改变，上述二极管以一个端子(第二节点)为基准在另一个端子上施加正的电压时流过电流。第一节点与相对应的列选择线连接，第二节点与相对应的行选择线连接。而且，由行控制电路对非选择的行选择线施加比选择时高的电位。由列选择线驱动电路对列选择线施加与非选择时、数据写入时、复位时和数据读出时的各种情况相对应的预定的电位。
半导体存储器件

[发明专利]半导体存储器件及半导体集成电路系统-CN200710086119.5有效
发明人：白滨政则;县泰宏;山本安卫;菊川博仁 -专利权人：松下电器产业株式会社
申请日： 2007-03-01 - 公布日： 2007-09-05 - 主分类号： G11C11/56 文献下载
摘要：提供一种半导体存储器件和半导体集成电路系统。在具有电阻变化型存储元件的半导体存储器件中，不需要负电位发生电路，并且缩短数据读出时间。在准备时，电阻变化型存储元件(403)的两端、即位线(BL)和源极线(SL)由位线和源极线的各预充电电路(402)设定为预充电电位Vp。在置位时，位线(BL)由位线写入偏置发生电路(401)设置为比上述预充电电位Vp高的设定电位Vd，源极线(SL)由源极线写入偏置发生电路接地。在复位时，与置位时相反，位线(BL)接地，源极线(SL)被设定为设定电压Vd。在数据读出时，例如将位线(BL)保持为上述预充电电位Vp，由读出偏置电路(405)将源极线(SL)接地。
半导体存储器件集成电路系统

[发明专利]系统LSI-CN200610136176.5有效
发明人：县泰安;川崎利昭;白滨政则;西原龙二;角真一;山本安卫;菊川博仁 -专利权人：松下电器产业株式会社
申请日： 2006-10-13 - 公布日： 2007-04-18 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种系统LSI，其能够在不形成粗电源布线的情况下，以低阻抗将把I/O电源作为电源使用的电路与I/O电源连接。其中，输入输出部(12)具有作为I/O电源单元的2.5V电源单元(13)、和多个I/O单元(14)。设置在逻辑电路部(11)中的电熔断电路(15)使用2.5V电源单元(13)作为编程电源。电熔断电路(15)与从I/O单元(14)中的I/O电源布线引出的2.5V电源布线(16)连接。
系统 lsi

[发明专利]升压电路-CN200610154013.X有效
发明人： 山本安卫;县泰宏;白滨政则;川崎利昭 -专利权人：松下电器产业株式会社
申请日： 2006-09-19 - 公布日： 2007-04-04 - 主分类号： H02M3/07 文献下载
摘要：一种升压电路，各级由MOS晶体管(M04、M14、M24、M34)和一端与所述MOS晶体管的漏极或源极中的一方连接的电容器(C14、C24a、C24b、C34a、C34b、C34c)构成；所述MOS晶体管纵列连接后，从而将各级连接；各级中的所述MOS晶体管的栅极和漏极或源极中的一个互相电连接的同时，至少一组相邻的MOS晶体管的基板，与其中的一个漏极或源极中的一个互相电连接。能够抑制反偏置效应，缩小布局面积。另外，用多个串联的电容器构成后级的升压电容器后，能够抑制各电容器的耐压劣化。提供实现小面积化的布局的、可以混载到标准CMOS工艺的LSI中的升压电路。
升压电路

[发明专利]非易失性半导体存储装置-CN200610154017.8无效
发明人： 山本安卫;县泰宏;白滨政则;川崎利昭 -专利权人：松下电器产业株式会社
申请日： 2006-09-19 - 公布日： 2007-04-04 - 主分类号： G11C16/04 文献下载
摘要：一种非易失性半导体存储装置，在浮动栅极(32)中蓄积电荷、存储数据，其特征在于：具有共有浮动栅极(32)的多个MOS晶体管(24、25、26)，写入时的耦合，使用PMOS晶体管(24)；消去时的耦合，使用N型的耗尽型MOS(DMOS)(25)。在写入时，使用PMOS(24)产生的沟道反转容量的耦合，在消去时，使用N型DMOS(25)产生的耗尽电容的耦合，从而对于现有技术的3晶体管型非易失性存储器元件而言，能够不增加面积地使消去速度高速化。使可以混载到尖端标准CMOS工艺的LSI中的非易失性半导体存储装置，实现写入速度高速化。
非易失性半导体存储装置

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