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[发明专利]一种盘式开关磁阻电机及其提高转矩的设计方法-CN201611165581.X有效
发明人：文长明;裴世聪;文可 -专利权人： 中工科安科技有限公司;文长明;文可
申请日： 2016-12-16 - 公布日： 2023-10-27 - 主分类号： H02K16/04 文献下载
摘要：本发明公开了一种盘式开关磁阻电机及其提高转矩的设计方法。电机的多个定子线圈以定子的轴线为圆心均匀的分布在相应定子面向转子的一侧上，而转子磁极以转子的轴线为圆心均匀的分布在转子中，每个转子磁极的两端穿透转子的相对两侧，以便围成的形状能与两侧定子上的多个定子线圈围成的形状相对应；以由外圈至内圈的顺序，定子上的第x圈上的定子磁极数和转子上的第x圈上的转子磁极数满足以下关系：一，Sx＝(Tx/W)×j，其中，Sx为转子上的第x圈上的转子磁极数，Tx为定子上的第x圈上的定子磁极数且为偶数，W为电源相数，j为正整数；二，保证转子上的第x圈上的转子磁极数定子上的第x圈上的定子磁极数。
一种开关磁阻电机及其提高转矩设计方法

[发明专利]一种增量式正余弦编码器信号的预处理电路-CN201710046797.2有效
发明人：文长明;裴世聪;韩林;秦丹丹;文可;黄雍闶;刘正瑞 -专利权人： 中工科安科技有限公司;文长明;文可
申请日： 2017-01-22 - 公布日： 2023-09-12 - 主分类号： H03M1/64 文献下载
摘要：本发明公开了一种增量式正余弦编码器信号的预处理电路。预处理电路输出带有安全和冗余功能的预处理信号。两个比例放大差分整形电路分别对正弦增量信号A+和A‑、余弦增量信号B+和B‑，进行差分整形、比例放大生成一对相位相差90°的Asinα、Bcosα，再由加法器、减法器、反相器做相应模拟量加法运算输出Asin(α+45°)和－Bcos(α+45°)。两个比较器将Asinα和Bcosα转换为相应方波信号，并分别进行交叉冗余。最后一个比例放大差分整形电路配合最后一个比较器将一对参考点增量信号R+和R‑转换为参考点R方波信号。预处理信号的每一帧包括以上九个信号。
一种增量余弦编码器信号预处理电路

[发明专利]一种盘式开关磁阻电机及其减少转矩波动的设计方法-CN201611165599.X有效
发明人：文长明;裴世聪;文可 -专利权人： 中工科安科技有限公司;文长明;文可
申请日： 2016-12-16 - 公布日： 2023-09-05 - 主分类号： H02K16/04 文献下载
摘要：本发明公开了一种盘式开关磁阻电机及其减少转矩波动的设计方法。电机的每个定子上以由外圈至内圈的顺序，定子上的第x圈上的定子磁极数和转子上的第x圈上的转子磁极数满足以下关系：一，Sx＝(Tx/W)×j，其中，Sx为转子上的第x圈上的转子磁极数，Tx为定子上的第x圈上的定子磁极数且为偶数，W为电源相数，j为正整数；二，保证转子上的第x圈上的转子磁极数定子上的第x圈上的定子磁极数。同一圈上的定子线圈采用同一个电源供电，而不同圈上的定子线圈采用不同的电源供电且其中两圈之间的定子线圈的供电相位存在一定的初始相位角差ΔT。本发明通过设计初始相位角差ΔT，有效地减小合成电机的输出转矩波动。
一种开关磁阻电机及其减少转矩波动设计方法

[发明专利]一种盘式开关磁阻电机及其环形接线端子盘的设计方法-CN201611165475.1有效
发明人：文长明;裴世聪;文可 -专利权人： 中工科安科技有限公司;文长明;文可
申请日： 2016-12-16 - 公布日： 2023-05-09 - 主分类号： H02K16/04 文献下载
摘要：本发明公开了一种盘式开关磁阻电机及其环形接线端子盘的设计方法。电机包括两个定子、位于两个定子之间的转子、将两个定子和转子共轴连接的轴承、分别共轴安装在多个定子的中心区域的多个环形接线端子盘。在每个定子上安装有多个定子线圈，每个定子线圈上安装一个定子磁极，在转子上安装有多个转子磁极。每个环形接线端子盘包括多个多层结构的绝缘端子排，每个端子排的外形呈扇环以拼凑成环形的一圈端子排，因而形成一个环形接线端子盘；每个端子排的每层结构上设置电性连接在一起的至少两个导电片，且位于不同层结构上的导电片相互绝缘。本发明简化接线，使得接线简单，而且端子排坏了容易更换，简化而有序地连接定子线圈和控制器输出端子。
一种开关磁阻电机及其环形接线端子设计方法

[发明专利]一种增量式正余弦编码器信号的预处理方法-CN201710046382.5有效
发明人：文长明;裴世聪;韩林;秦丹丹;文可;黄雍闶;刘正瑞 -专利权人： 中工科安科技有限公司;文长明;文可
申请日： 2017-01-22 - 公布日： 2023-04-25 - 主分类号： H03M1/64 文献下载
摘要：本发明公开了一种增量式正余弦编码器信号的预处理方法，其包括以下步骤：分别对正弦增量信号A+和A‑、余弦增量信号B+和B‑，进行差分整形、比例放大生成一对相位相差90°的Asinα、Bcosα；对Asinα加上Bcosα做模拟量加法运算形成再乘以系数得到Asin(α+45°)；对Bcosα减去Asinα做模拟量减法运算形成再乘以系数得到Bcos(α+45°)，再反转生成‑Bcos(α+45°)；将Asinα转换为A相方波信号并进行交叉冗余；将Bcosα转换为B相方波信号并进行交叉冗余；对一对参考点增量信号R+和R‑，进行差分整形、比例放大后再由经比较转换为参考点R方波信号；以上九个信号同步输出形成预处理信号。
一种增量余弦编码器信号预处理方法

[发明专利]一种正余弦编码器高精度信号处理系统-CN201610517319.0有效
发明人：文长明;文可 -专利权人： 中工科安科技有限公司;文长明;文可
申请日： 2016-06-30 - 公布日： 2023-04-25 - 主分类号： H03M1/12 文献下载
摘要：本发明公开了一种正余弦编码器高精度信号处理系统，其包括两个增益电路、两个AD转换子系统、四倍频子系统、乘法器一、CORDIC算法子系统、精码计算子系统、速度计算子系统、乘法器二、两个CRC校验子系统。两个增益电路分别接收相位相差90度的Asinα与Bcosα，输出分别连接两个AD转换子系统和四倍频子系统。乘法器一、CORDIC算法子系统分别连接精码计算子系统。四倍频子系统的输出信号与精码计算子系统的输出信号进行叠加后经由乘法器二连接CRC校验子系统一、速度计算子系统。速度计算子系统连接CRC校验子系统二，两个CRC校验子系统的输出端分别作为整个系统的两个输出端。
一种余弦编码器高精度信号处理系统

[发明专利]一种编码器信号数字化传输方法-CN201810004044.X有效
发明人：文长明;文可 -专利权人： 中工科安科技有限公司;文长明
申请日： 2015-07-29 - 公布日： 2021-08-24 - 主分类号： H03M3/00 文献下载
摘要：本发明公开了一种编码器信号数字化传输方法，其包括以下步骤：将编码器输入信号Asinα、Bcosα、R分别转换成方波信号；其中，A、B分别表示三相交流电中的A相信号、B相信号，α表示一个信号周期内的电气角，R表示编码器每圈经历一次的绝对位置参考点；采用通道一，将转换成方波信号的编码器输入信号Asinα、Bcosα、R处理成待传输信号一；采用通道二，将转换成方波信号的编码器输入信号Asinα、Bcosα、R处理成待传输信号二；判断两个待传输信号是否相同，如相同则将两个通道中的位置信息叠加到标准报文字段中输出，形成的数据流传递给伺服电机驱动器。
一种编码器信号数字化传输方法

[发明专利]一种实现Powerlink工业实时以太网通讯的IP核-CN201810474045.0有效
发明人：文长明;文可;项曦文;储成君;尹若嵬 -专利权人： 中工科安科技有限公司;文长明;文可
申请日： 2018-05-17 - 公布日： 2020-10-27 - 主分类号： H04L29/06 文献下载
摘要：本发明公开了一种实现Powerlink工业实时以太网通讯的IP核。所述IP核设计为构建在FPGA内的Powerlink工业实时以太网通讯IP核，所述IP核包括Powerlink协议栈的内核层和MAC层，所述内核层包括中断产生器二、同步数据缓存模块、异步数据缓存模块、控制器二、网络状态机二、数据链路状态机、事件寄存器、软接口。本发明的IP核能被封装成Powerlink工业实时以太网通讯协议栈的标准组件，可以根据多样化的应用需求与用户层组合，实现不同的Powerlink工业实时以太网通讯的主/从站设备设计方案；IP核能与应用层同在一个FPGA内，实现Powerlink工业实时以太网通讯的主/从站设备设计；IP核也能与应用层分别在FPGA和微处理器内，实现Powerlink工业实时以太网通讯的主/从站设备设计。
一种实现 powerlink 工业实时以太网通讯 ip

[发明专利]一种实现Powerlink工业实时以太网通讯的主/从站卡的设计方法-CN201810473167.8有效
发明人：文长明;文可;项曦文;储成君;尹若嵬 -专利权人： 中工科安科技有限公司;文长明;文可
申请日： 2018-05-17 - 公布日： 2020-10-23 - 主分类号： H04L12/24 文献下载
摘要：本发明公开了一种实现Powerlink工业实时以太网通讯的主/从站卡的设计方法。所述主从/站卡能配置成Powerlink工业实时以太网通讯主站卡或者从站卡。主/从站卡在设计时，在FPGA内部构建片内CPU、Powerlink工业实时以太网通讯IP核、将片内CPU和IP核达成通讯的软体接口。片内CPU包括Powerlink协议栈用户层，IP核包括Powerlink协议栈的内核层和MAC层。主/从站卡使用时，把金手指插入上位机主板CAL母座中，上位机运行Powerlink协议栈应用程序，FPGA运行用户层、内核层和MAC层。使用本发明在Windows这类非实时操作系统下最小循环周期达到1ms,同步响应时间480us；在无操作系统的情况下，最小循环周期可达200us，抖动1us左右。
一种实现 powerlink 工业实时以太网通讯设计方法

[发明专利]一种实现Powerlink工业实时以太网通讯的主/从站卡的设计方法-CN201810473629.6有效
发明人：文长明;文可;项曦文;储成君;尹若嵬 -专利权人： 中工科安科技有限公司;文长明;文可
申请日： 2018-05-17 - 公布日： 2020-10-20 - 主分类号： H04L12/40 文献下载
摘要：本发明公开了一种实现Powerlink工业实时以太网通讯的主/从站卡的设计方法。所述主从/站卡能配置成Powerlink工业实时以太网通讯主站卡或者从站卡。主/从站卡在设计时，在FPGA内部构建Powerlink协议栈的内核层和MAC层，还构建CAL驱动，CAL驱动与内核层连接。主/从站卡使用时，把金手指插入上位机主板CAL母座中，上位机运行CAL接口驱动、Powerlink协议栈的用户层和应用程序。本发明通过在Powerlink协议栈内部设置高速串行差分信号CAL接口，在保证百兆以上高速率传输的同时，又能保证信号的稳定性，提高了通讯速率，缩短了循环周期，从而提高了通讯的实时性。
一种实现 powerlink 工业实时以太网通讯设计方法

[发明专利]一种PLC分布式远程IO扩展模块-CN201711153979.6有效
发明人：文长明;文可;郑海霞 -专利权人： 中工科安科技有限公司;文长明;文可
申请日： 2015-11-27 - 公布日： 2019-06-28 - 主分类号： G05B19/05 文献下载
摘要：本发明公开了一种PLC分布式远程IO扩展模块，其包括PLC主机、若干接口模块、若干IO模块。PLC主机作为主站加载这些接口模块，每个接口模块作为一个从站加载一定数量的IO模块，每个接口模块与相应的IO模块采用共有的自定义并行扩展总线通讯。PLC主机通过接口模块与IO模块构成分布式IO扩展结构。PLC主站与接口模块共享内存，通过现场总线或实时以太网交换数据。PLC主站的内存RAM中划分出一个区域作为共享区域shared_RAM，专门与每个接口模块的内存shared_DPRAM在地址空间上互相映射。PLC主机通过时间片来控制共享区域shared_RAM与不同节点上的接口模块的轮流通讯。本发明的扩展方式提高PLC主机处理IO模块的能力。
一种 plc 分布式远程 io 扩展模块

[发明专利]一种一体式小型PLC及其扩展IO模块的自动识别方法-CN201610298910.1有效
发明人：文长明;文可 -专利权人： 中工科安科技有限公司;文长明;文可
申请日： 2016-05-05 - 公布日： 2019-06-07 - 主分类号： G05B19/05 文献下载
摘要：本发明公开了一种一体式小型PLC及其扩展IO模块的自动识别方法。PLC包括设有2个工业实时以太网端口的核心板、设有1个现场总线端口的IO板。工业实时以太网端口和现场总线端口在APP层具有世代性：在应用层的代码一致，而在通讯设备驱动层的代码不同。现场总线端口共10条线：2条线用于数据通讯而为通信总线；4条线用于地址分配；4条线用于给多个扩展IO模块供电的+5V、+12V以及两个GND地线。每个扩展IO模块的电源线和地址线采用级联的方式，PLC通过4根地址线自动识别多个扩展IO模块。本发明还公开PLC的扩展IO模块的自动识别方法。
一种体式小型 plc 及其扩展 io 模块自动识别方法

[发明专利]一种伺服电机内置编码器信号处理电路及其信号处理方法-CN201510465547.3有效
发明人：文长明;文可 -专利权人： 中工科安科技有限公司;文长明
申请日： 2015-07-29 - 公布日： 2019-03-26 - 主分类号： H03M13/11 文献下载
摘要：本发明公开了一种伺服电机内置编码器信号处理电路及其信号处理方法。所述电路用于对同一编码器的输入信号Asinα、Bcosα、R进行了位置信息、校验信息的冗余控制并由此生成数字信号；所述数字信号以报文的形式通过现场总线或实时以太网传递给伺服电机驱动器。所述电路包括方波信号转换器、分别表征两个通道的两个信号处理器、仲裁器。Asinα、Bcosα、R通过方波信号转换器转换成方波信号后，分别通过两个信号处理器形成两个待传输信号。两个待传输信号相同时，仲裁器将两个通道中的位置信息叠加到标准报文字段中输出，形成的数据流通过现场总线或实时以太网传递给伺服电机驱动器。本发明还公开所述电路的信号处理方法。
一种伺服电机内置编码器信号处理电路及其方法

[发明专利]一种双总线通讯的用于嵌入式控制的PLC设计方法-CN201510178569.1有效
发明人：文长明;文可;翟华 -专利权人： 中工科安科技有限公司;文长明
申请日： 2015-04-15 - 公布日： 2019-03-08 - 主分类号： G05B19/05 文献下载
摘要：本发明公开了一种双总线通讯的用于嵌入式控制的PLC设计方法，其设计出的PLC装置采用两个供外部通讯用的总线接口：兼容PCI或PCIe总线的通讯接口，用于与上位计算机通讯；通用的现场总线或实时以太网接口，用于扩展外部IO。PLC装置具有一个供内部板与板间通讯的通用或专用接口。PLC装置包括PLC模块和底板。PLC模块可与底板做成一个PCB板，PLC模块包括PLC功能电路、IO总线MAC层；底板包括IO总线物理层、IO总线通讯接口、上位机总线通讯接口、通讯协议转换电路。PLC模块也可与底板做成不同的PCB板，并且这两块PCB板上下叠装在一起；PLC模块与底板均还包含用于板与板间通讯的接口电路。
一种总线通讯用于嵌入式控制 plc 设计方法

[发明专利]一种总线型驱动器端口及其控制方法-CN201510799783.9有效
发明人：文长明;文可 -专利权人： 中工科安科技有限公司;文长明;文可
申请日： 2015-11-18 - 公布日： 2018-11-30 - 主分类号： H04L12/28 文献下载
摘要：本发明公开了一种总线型驱动器端口及其控制方法。驱动器端口包括4～6个媒体经网络接口、4～6个网络变压器、4～6个物理接口收发器、4～6个介质独立接口、物理层控制器、数据链路层电路。数据链路层电路包括4～6个MAC模块、4～6个媒体访问本地内存、通道内存切换开关、媒体访问共享内存、控制寄存器、地址译码器、端口控制器。每个媒体经网络接口依次连接相应的网络变压器、物理接口收发器、介质独立接口再到MAC模块。每一个MAC模块连接一个媒体访问本地内存。媒体访问共享内存通过通道内存切换开关选择性连接其中一个媒体访问本地内存。本发明还公开所述驱动器端口的控制方法。
一种线型驱动器端口及其控制方法

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