[发明专利]减少信号路径延迟的列冗余电路

说明书

本发明涉及半导体存储器，特别是用冗余列代替有缺陷的列的具有灵活和有效电路的半导体存储器。

发明背景

半导体动态随机存储器(DRAM)基本上由字线和与字线十字交叉的列形成。相邻每一个行线和列的十字线的电容器存储电荷，并指定将被存储的数据。电容器由存取晶体管耦合到列，以便根据接收的行线上的适当电压接收或放电电荷。选择行线和列，以便通过行向(或X)解码器和列(或Y)解码器读和写到特殊的电容器。

有时在有关的列和有关的单元存在物理故障。为此原因，RAM通常包含冗余(备用)列，该冗余列包括额外存储器单元和列电路。在有缺陷的列的位置上访问该存储器的额外存储器和所要求的冗余解码器使用有价值的半导体芯片区域，并且，减小了存储器的区域效率。

在同步动态随机存储器(SDRAM)中已经实施了各种不同的技术，以提供列冗余方案。这些方案是地址比较方案、地址检测器方案、移位器方案、地址或数据控制方案、以及上述方案的组合。例如，在这些技术的第一种方案中使用Y地址比较器，其中，预先解码的Y地址信号(PY1：N)通过熔断丝产生了图1所示的冗余列触发信号(RCE)。与具有内在电容和电阻的冗余比较器2有关的熔断丝在Y冗余路径中增加了额外延迟。

第二技术方案包括Y地址检测器4，其中，Y地址信号(AY(N-1：0))控制通过熔断丝连接到预-充电节点的NMOS门。每一个门可以产生图2所示的冗余列触发信号。当Y地址与熔断丝编程图案匹配时，列冗余触发信号(COL_RED_EN)被保持在高位，其表明对应当前Y地址的列将由冗余列代替。因为这个冗余检测电路、标准的和冗余列路径之间的时序通常是不同的。需要附加的逻辑电路调节时序差，既，必须在标准地址信号路径中采用时间延迟电路，以便补偿较慢的冗余路径。

已知的移位替换Y解码器的技术在Y解码器中使用熔断丝，但没有连接在信号路径中。具体地说，两条Y选择线共用一组熔断丝。为了替换列，通过烧断Y解码器中的熔断丝使该列无效。移位Y驱动器在临近驱动器上访问有缺陷的块完成替换。这个系统的优点是因为熔断丝没有连接在列地址路径中，所以，在发现和冗余路径之间的时序中不存在差别。此外，块替换是可能的(故障列可以用每一个块的不同解码在每一个块中修复)。这个系统的缺点是两条相邻Y选择线必须同时替换，使得这个技术没有其它技术灵活。此外，列需要方向移位。

在图3中，按照公开在美国专利申请08/904153的实施例，该专利申请转让给睦塞德技术公司，冗余电路10使用地址控制方案。在这个方案中，每一个Y解码器由NMOS多工器12构成，该多工器按照熔断丝电路14编程的信息控制列选择信号低于标准或冗余路径。所用的NMOS晶体管与电压VPP激励的芯片一起选择适当的路径，因为多工器中的NMOS晶体管需要大于VDD的电压，以便完全接通它们。冗余选择线RYSEL16较长，并显示了大量的RC延迟。在这个实施中，；两个列驱动器由64个标准列访问，但是，冗余驱动器被指定在一个信号区内替换该块中的有缺陷的列，而不能用于替换其它块中的有缺陷的列。当从64M SDRAM密度变到256M SDRAM密度时，缺乏灵活性是不可容忍的。此外，RYSEL线16的长度使得这样的设计对于256MSDRAM来说太慢。

因此，可以看到，对于冗余方案，需要减少标准和冗余列路径之间的时序差，该时序差减少了熔断丝的数量，在修复有缺陷的列中提供了较大的灵活性，并能够满足大存储器的速度要求。

发明简述

本发明在半导体存储器中提供了一种列冗余方法和装置，本发明最小化了标准地址路径和冗余列地址路径之间的时序差，并在修复有缺陷的列中减少了需要烧断的熔断丝的数量。

按照本发明提供的半导体存储器装置包括：，

a)由标准列解码器选择性地触发的多个标准存储器列；

b)由冗余列解码器选择性地触发的冗余存储器列，标准和冗余解码器响应列时钟信号；

c)本地信号分布电路，其用于响应冗余列解码器的输出，把列时钟信号切换到标准驱动器或对应的冗余驱动器。

附图简述

通过参考附图和下面的详细描述可以较好地理解本发明。

图1是现有技术的冗余编程电路。

图2是现有技术的另一个冗余编程电路。

图3是现有技术的冗余地址控制方案的示意图。

图4使本发明实施例的具有列冗余方案的半导体存储器的布局平面图。

图5(a)是本发明实施例的标准列解码器的示意图。

图5(b)是本发明实施例的标准驱动器的示意图。