[发明专利]可变长度编码与解码的处理电路和处理方法

权利要求书

1．一种可变长度编码/解码处理器，包括：

中央处理单元；

与中央处理单元相连的指令缓冲器；以及

与中央处理单元相连的GETBITS处理引擎。

2．根据权利要求1所述的处理器，进一步包括与中央处理单元和gebits处理引擎相连的寄存器文件。

3．根据权利要求1所述的处理器，进一步包括与GETBITS处理引擎相连的输入缓冲器。

4．根据权利要求1所述的处理器，进一步包括与GETBITS处理引擎相连的输出缓冲器。

5．根据权利要求1所述的处理器，其中中央处理单元包括虚拟累加寄存器。

6．根据权利要求1所述的处理器，进一步包括：

与GETBITS处理引擎相连的输入缓冲器；并且

其中输入缓冲器包括虚拟码元寄存器。

7．一种功能处理块，它包括：

指令缓冲器；

存储器；

GETBITS处理引擎；以及

与指令缓冲器、存储器以及GETBITS处理引擎相连的中央处理单元。

8．根据权利要求7所述的功能处理块，其中存储器被连接到指令缓冲器。

9．根据权利要求7所述的功能处理块，其中存储器被连接到GETBITS处理引擎。

10．根据权利要求7所述的功能处理块，进一步包括与处理器、GETBITS处理引擎以及中央处理单元相连的寄存器文件。

11．根据权利要求7所述的功能处理块，进一步包括：

与GETBITS处理引擎相连的输入缓冲器；

与GETBITS处理引擎相连的输出缓冲器；

与输入缓冲器和输出缓冲器相连的输入/输出总线。

12．一种处理器，包括：

核心电路；

与核心电路相连的控制器；以及

与控制器相连的功能处理块，该功能处理块包括：

存储器，

输入/输出总线，以及

与存储器、输入/输出总线相连的可变长度编码/解码处理器，该可变长度编码/解码处理器包括：

与输入/输出总线相连的GETBITS处理引擎，以及

与GETBITS处理引擎相连的中央处理单元。

13．一种方法，该方法包括：

利用可变长度编码/解码处理器的GETBITS引擎对数据进行处理；以及

利用可变长度编码/解码处理器的中央处理单元对GETBITS引擎进行控制。

14．根据权利要求13所述的方法，该方法进一步包括利用中央处理单元执行存储在指令缓冲器内的指令。

15．根据权利要求13所述的方法，该方法进一步包括：

利用GETBITS引擎从输入/输出总线接收数据；以及

利用GETBITS引擎将数据送到输入/输出总线。

16．根据权利要求13所述的方法，进一步包括利用核心处理器对可变长度编码/解码处理器进行控制。

17．根据权利要求13所述的方法，进一步包括：

利用GETBITS引擎对可变长码元进行分析；以及

根据可变长码元的数值访问查询表。

18．根据权利要求13所述的方法，进一步包括：

利用GETBITS引擎对可变长码元进行分析；以及

根据可变长码元内的前导0的个数访问查询表。

19．根据权利要求13所述的方法，进一步包括：

利用GETBITS引擎对可变长码元进行分析；以及

根据可变长码元内的前导1的个数访问查询表。