[发明专利]接口电路和设定其确定电平的方法

说明书

技术领域

本发明涉及用于处理小幅度信号的接口电路。

背景技术

近年来，CPU的工作速度正在提高，经常在CPU和存储器或外部设备之间传送数百MHz的信号。然而，在0-5V系统的现有逻辑电路中，输出不能跟随输入，或需要高功率来跟随，导致大量不希望的噪声辐射或终端反射波。为解决该问题，需要设置被称为LVTTL(低压晶体管晶体管逻辑电路)或SSTL(短系列终端逻辑电路)的接口电路用来在设备的输入/输出部分处理小幅度高速信号并将其连接到内部逻辑电路。基于LVTTL的信号具有以1.4V参考电压为中心的±0.6V的幅度。基于SSTL标准的信号具有以1.5V参考电压为中心的±0.2V的幅度。

象CPU或存储器这样的设备目前经常用在诸如便携式个人计算机之类的电池驱动设备中。这种装置的电池电压通常为6V，近来降低到4.5V或3V。因此，也需要该设备在低压下工作，因此必须设计该设备即使在设备中稳定的内部电源电压低到3.3V或2V时也能工作。

图8示出这种接口电路(下文称之为现有技术1)的结构。参考图8，参考符号P1至P4表示p型晶体管；N1至N3表示N型晶体管。在图8中，3.3V的电压作为电源电压Vcc。设定1.4V的参考电压VREF。将要输入的输入信号IN的幅度是VREF±0.6V。

下面将描述图8所示电路中的连接关系。

p型晶体管P1和P3的源极连接到电源，栅极连接到省电信号PD，漏极分别连接到构成电流镜像的p型晶体管P2和P4的源极。构成电流镜像的p型晶体管P2和P4的栅极连接到晶体管P2的漏极。n型晶体管N1的漏极连接到晶体管P2的漏极，栅极连接到参考电压，源极接地。n型晶体管N2的漏极连接到晶体管P4的漏极和输出端OUT，栅极连接到输入端IN，源极接地。n型晶体管N3的漏极连接到输出端OUT，栅极连接到省电信号PD，源极接地。

下面描述图8所示电路的工作。

晶体管P1、P3、和N3防止该接口电路在不工作或备用状态流过电流。这些晶体管的控制信号从CPU(未示出)或类似装置输出。当省电信号PD为高电平时，晶体管P1和P3截止，而晶体管N3导通。没有电流流过接口电路，输出端OUT被设定在低电平。另一方面，当省电信号PD为低电平时，晶体管P1和P3导通，而晶体管N3截止。跟随输入信号IN的信号从输出端OUT输出接入例如存储电路(未示出)。在下面的描述中，假设省电信号PD为低电平，即晶体管P1和P3导通，而晶体管N3截止，除非另外指明。

将例如1.4V的参考电压VREF输入到晶体管N1的栅极，与该电压对应的电流流入漏极。晶体管P2和P4的栅极连接到晶体管P2的漏极以构成所谓的电流镜像电路。通过该结构，从晶体管P4的漏极输出与晶体管N1的漏极电流成正比的电流。

输入信号IN输入到晶体管N2的栅极。当输入信号IN具有等于或低于1.4V参考电压VREF的电压时，晶体管N2的电流引出能力低于晶体管P4的电流供给能力。因此，输出端OUT设定在高电平。当接收的输入信号IN的电平等于或高于1.4V参考电压VREF时，晶体管N2的电流引出能力高于晶体管P4的电流供给能力。因此输出端OUT设定在低电平。

在图8所示的接口电路中，内部电源电压Vcc趋于约2V，以便即使在相对低的电池电压下也允许工作。

在现有技术1中，晶体管P1和P2串联在晶体管N1的漏极和电源之间。这样产生与晶体管P1和P2的阈值VT总和对应的电压降，因此晶体管N1的漏极电压低于电源电压。另一方面，根据该标准将参考电压VREF设定在1.4V并且不能改变。如果晶体管P1和P2的阈值VT改变并超过0.3V，晶体管N1的漏极电压则变得低于1.4V，晶体管N1不能工作，这种情况同样适应于晶体管N2。

为允许在这种情况下工作并同时满足接口电路的DC特性，必须增加晶体管P2与晶体管N1的门信号(门区)宽度比和晶体管P4与晶体管N2的门信号宽度比。

然而，当晶体管P4的门区增加以使DC工作点最佳时，晶体管N2漏极侧的寄生电容增加，使得接口电路不能高速工作。

这样会延迟从接口电路对诸如存储电路之类的内部电路的存取。当输入200MHz的高速信号作为输入信号IN时，接口电路不能工作。

还提出了另一个问题。