[发明专利]叠片陶瓷电子器件

说明书

本发明涉及叠片陶瓷电子器件，特别是叠片陶瓷电容器和叠片电阻器等电子器件，其结构特征在于：在组成电子器件的陶瓷元件中，多个内电极通过陶瓷叠片层交替叠置。

图2所示叠片陶瓷电容器为典型的叠片陶瓷电子器件之一。其结构为：外表面上装有外电极24a和24b，它们在陶瓷元件(电容元件)23的相对两端并与许多内电极22相互电导通，内电极22在介质陶瓷21中通过陶瓷隔层21a相互重迭平行设置，其一端依次交替连接到两侧的外电极上，其特征为：体积小，电容量大。

随着叠片电子器件的小型化和性能的不断提高，在叠片陶瓷电容器等一类叠片陶瓷电子器件中，瓷介层21a的厚度不断减少，瓷介层的数目急骤增大，内电极22之间的瓷介层21a的厚度(元件的有效厚度)为5um，迭层数目超过100的器件已投入市场。

在这种叠片陶瓷电子器件中，瓷层21a愈来愈薄，其厚度与内电极22的厚度相比已相差不大，甚至可提供内电极总厚度对陶瓷元件(瓷片)之比(内电极总厚度/瓷层厚)大于0.3的器件。

这样，在烧结过程中，叠片陶瓷电子器件即产品的烧结性能在很大程度上取决于内电极材料的烧结性能。因此，在内电极材料相对于陶瓷元件的比率提高时，烧结过程发生迭层分离和破裂的问题会加重，故障率提高，可靠性下降。此外，这类叠片陶瓷电子器件还有另一个问题，即在热冲击下容易破裂。

因而，本发明的目标在于解决上述问题，提供高可靠的叠片陶瓷电子器件，既使在内电极的层数增加和瓷介层厚度减少的情况下，也能提高对热冲击的抵制能力和抑制烧结过程中出现层间分离的破裂现象。

为达到上述目标，所发明的叠片陶瓷电子器件的结构为：瓷介质中的内电极通过瓷层相互重迭，其还连接至每层瓷介元件的相对两端；其特征在于可满足下述要求：

(a)瓷层厚度为10um或更小；

(b)内电极的分层数为200或更多；

(c)内电极与瓷介层的厚度比(内电极厚度/瓷层厚度)为0.10至0.40；及

(d)内电极同瓷介质的体积比(内电极体积/瓷介质体积)为0.10至0.30。

从而有可能减少烧结过程中出现层间分离或断裂现象，改善抗热冲击的能力和提供高可靠的叠片陶瓷电子器件，即使在内电极分层数增加和瓷层厚度减少的情况下，通过满足以下要求也可做到这一点：瓷层厚度为10um或更小；内电极分层数为200或更多；内电极与瓷介层的厚度比(内电极厚度/瓷层厚度)为0.10至0.40；及内电极与陶瓷介质的体积比(内电极体积/瓷介质体积)为0.10至0.30。

也就是说，通过控制内电极同瓷介层的厚度比(内电极厚度/瓷介层厚度)，可抑制对烧结过程中内电极材料烧结性能的影响，防止烧结中出现层间分离和破裂；通过控制内电极同瓷介质的体积比(内电极(总)体积/瓷介质(总)体积)，可以提高迭层陶瓷电子器件抗热应力的强度，提供高可靠性的叠片陶瓷电子器件。

由附图和以下描述，可清楚了解本发明的特征，以及其它发明目的，使用和优点。

图1为一剖面图，表明按本发明一个实施例的叠片陶瓷电子器件(叠片陶瓷电容器)的结构；

图2为一剖视图，表明按已有技术的叠片陶瓷电子器件(叠片陶瓷电容器)的结构。

以下将详细描述本发明的一个最佳实施例。图1为一剖视图，表明按本发明一实施例的叠片陶瓷电子器件(本实施中的叠片陶瓷电容器)的结构。

如图1所示，叠片陶瓷电容器的两端装有外电极4a和4b，它们在陶瓷元件两端与一些内电极2是相互电导通的，陶瓷元件中的内电极2是通过瓷介层1a在瓷介质1中彼此相对设置，各内电极2的相应一端交替与相对侧端相连。

值得注意的是，在这种叠片陶瓷电容器的制作中，烧结之后会形成厚度分别为9.8um、6.2um和4.3um的三种半成品叠片。然后，用于形成内电极的导电胶膏涂在半成品层片的一个表面上，形成表1中所示的厚度。进行分层和压紧，使内电极的层数达到200，然后将其切割成预定的尺寸(长1＝3.2mm，宽w＝1.6mm)，获得叠片(未经烧结的陶瓷元件)。

其次，对叠片进行热处理清除油渍和在预定条件下烧结之后，用以形成外电极的导电胶涂于烧结过的陶瓷元件的两端。这样，它们烧结后即形成外电极，图1所示的叠片陶瓷电容器就制作出来了。

对如此制作的每个叠片陶瓷电容器的特性进行了研究，结果如表1所示，研究的特性包括：静态电容量，绝缘电阻值，层间分裂的发生率，陶瓷元件表面破裂发生率，以及热冲击(ΔT＝350℃)下破裂的发生率(热冲击破裂发生率)。