[发明专利]半导体器件及电路，相关计算器件，信号转换器及信号处理系统

说明书

本发明涉及半导体器件，相关计算器件，信号转换器，应用该半导体器件的信号处理系统，并特别涉及可进行并行算术运算的半导体器件，应用该器件的半导体电路，和相关计算器件，诸如A/D和D/A转换器的信号转换器，和应用该半导体器件的信号处理系统，例如用于处理图象信号的系统。

在普通进行并行算术运算处理的半导体器件中，由于随着要对其进行并行算术运算的信号数目的增加电路的规模不断增加，半导体器件的制造成本在增加，并且生产量降低。由于通过例如导线传送的信号的延迟量的增加或由于在电路规模增加时电路中的算术运算次数的增加，故运算速度降低。此外，功耗显著地增加了。

以上器件例如将通过考虑图1所示的固体图象拾取器件的情形进行说明。在图1所示的器件中，在其传感器60中图象拾取元件41是二维设置的，并且该传感器是作为面传感器，从该传感器60所输出的时间序列模拟信号由一A/D转换器40转换为数字信号，并暂时存储在一帧存储器39中。这些信号由一算术运算电路38进行处理，并且被处理的信号从一算术运算输出电路50输出。更具体而言，通过执行在不同时刻所得的数据之间的相关计算，一物体等等的移动量(ΔX，ΔY)可被输出。这一固体图象拾取器件的传感器60具有许多输出端子。帧存储器39和算术运算电路38也有许多输出端子。在图1的固体图象拾取器件中，对于来自这些输出端子的信号进行了并行算术运算处理以便缩短处理时间，或减少了处理步骤的数目以降低物理电路的规模，从而提高了处理速度并实现了实时处理。

可是，为了进行动态图象的实时处理，算术运算处理中的算术运算次数和处理步骤的数目是很大的，并为了获得具有较高真实感的图象，电路的规模要继续增加，结果是低处理速度。例如，可处理已提出的作为动态图象以实际速度解压缩/压缩方法的MPEG2方法的设备仍然在研制中。上述并行算术运算处理的问题不仅包括运算速度降低的问题，而且还包括电路的规模增加时功耗增加的问题。此外，还提出了制造成本的增加的问题和电路规模增加时产量降低的问题。

而且在Nikkei Electronics＂Economical Majority Logic IC Re-alized by CMOS＂，1973，11.5.pp.132-144.透露了对于算术运算处理电路有效的多数决定逻辑电路。但是，这一电路是作为数字信号处理方法之一的一种多数决定逻辑电路，并且是基于CMOS技术的。这种情形下，同样由于基于CMOS技术的元件数目的增加，及算术运算处理阶段数目的增加，类似地提出了电路规模增加，功耗增加及运算速度降低的问题。

本发明是在考虑了上述问题作出的，并且其目的是提供能够减小电路规模，增加运算速度，并节省功耗的半导体器件，并提供应用该半导体器件的半导体电路，相关计算器件，信号转换器，和信号处理系统。

本发明的另一目的是提供一种半导体器件，其中每一电容器的一端通过一开关连接到对应的多输入端子之一，并且电容器的其它端子共同连接到一读出放大器，该电容器的至少一个的其它端子通过一第二开关共同连接到该读出感放大器，提供了具有该半导体器件的半导体电路，和应用该半导体电路的相关计算器件，信号转换器，及信号处理系统。

图1是解释固体图象拾取器件的结构的原理框图；

图2是说明本发明的半导体器件的一较佳电路结构的原理电路图；

图3是说明图2中所示的器件的驱动定时的一例的时序图；

图4是说明本发明的半导体电路的一例的原理电路图；

图5A和5B是表示锁存电路结构的例子的原理电路图；

图6是说明图4中所示的电路的驱动定时的一例的时序图；

图7是说明在图4中的电路用作相关计算电路情形下输入和输出之间的关系的图表；

图8是说明本发明的半导体电路用作信号转换器的情形的原理电路图；

图9是说明在A/D中模拟信号和数字信号之间的关系的图表；

图10是说明本发明用于象运动检测器件的一个信号处理系统的情形的原理框图；

图11A是说明本发明用于象图象处理设备的一个信号处理系统的情形的原理框图；

图11B是说明图11A中的光接收部分结构的一例的原理框图；

图11C是说明图11A中所示信号处理系统的操作的一例的视图。

本发明中，为了实现上述目的，每一电容器的一端通过一第一开关器件连接到一对应的多输入端子，该电容器的至少一个的其它端子通过一第二开关器件共同连接到一读出感放大器。