[发明专利]在公共信道上对多个波形求和的串联互联接

权利要求书

1.一种用在扩展谱电信系统中在该系统上产生后续传播的信号的装置，其特征在于，它包含：

第一组经处理的数据；

第一调制块，用来响应于第一组输入数据产生第二组经处理的数据；

第一加法器，通过将所述第一组经处理的数据与所述第二组经处理的数据加和，产生第三组经处理的数据；

第二调制块，用来响应于第二组输入数据产生第四组经处理的数据；

第二加法器，通过将所述第三组经加和的输出数据与所述第四组经处理的数据加和，产生第五组经加和的输出数据；

控制器，用来控制所述第一加法器和所述第二加法器；以及

发送器，用来响应于所述第二组经加和的输出数据，产生传播信号。

2.如权利要求1所述的装置，其特征在于，所述扩展谱电信系统包含一码分多址系统，而调制块包括一PN序列处理器和沃尔什芯片处理器。

3.如权利要求1所述的装置，其特征在于，所述第一和所述第二调制块以及所述第一和所述第二加法器在单一的集成电路芯片内实现。

4.如权利要求1所述的装置，其特征在于，所述输入数据包括奇偶数据。

5.如权利要求4所述的装置，其特征在于，所述第一和所述第二加法器包括一奇偶检验块，它将奇偶数据加到本地数据上，并且还包括确定输入数据是否包括奇偶差错的计数器。

6.如权利要求5所述的装置，其特征在于，如果输入数据包括奇偶差错，第一加法器不将输入数据加到所述第一组经处理的本地数据上。

7.如权利要求6所述的装置，其特征在于，如果预定个数的顺序数据输入有奇偶差错，所述第一加法器将输入数据设置为零。

8.如权利要求4所述的装置，其特征在于，所述第一加法器接收使所述加法器在旁路模式、本地模式或正常模式下工作的控制信号，从而在旁路模式下，加法器使输入数据延迟两个时钟脉冲，并随后产生输出数据，在本地模式下，第一加法器不将输入数据加到本地数据上，而在正常模式下，加法器把输入数据加到本地数据上并产生作为输出数据的和。

9.如权利要求8所述的装置，其特征在于，所述第一加法器对输入数据进行奇偶检验，并且如果预定个数的顺序数据输入有奇偶差错时，废弃输入数据。

10.在用于扩展谱电信系统的设备中，一种在该系统上产生后续传播信号的方法，其特征在于，所述方法包括以下步骤：

接收第一组经调制的数据；

响应于第一组输入数据，产生第二组经调制的数据；

用第一加法器，通过将所述第一组经调制的数据与所述第二组经调制的数据加和，产生第三组经调制的数据；

响应于第二组输入数据，产生第四组经调制的数据；

用第二加法器，通过将所述第三组经加和的输出数据与所述第四组经调制的数据加和，产生第五组经加和的输出数据；以及

响应于所述第二组经加和的输出数据，产生传播信号。

11.如权利要求10所述的方法，其特征在于，所述扩展谱电信系统包含一码分多址系统，并该码分多址系统包括PN序列处理器和沃尔什芯片处理器。

12.如权利要求10所述的方法，其特征在于，所述设备在单一的集成电路芯片内实现。

13.如权利要求10所述的方法，其特征在于，所述输入数据包括奇偶数据。

14.如权利要求13所述的方法，其特征在于，所述第一和所述第二加法器都包括一奇偶检验块，所述奇偶检验块对奇偶数据做加法，并且还包括确定输入数据何时包括奇偶差错的计数器。

15.如权利要求14所述的方法，其特征在于，当输入数据包括奇偶差错时，第一加法器不将输入数据加到所述第一组经处理的本地数据上。

16.如权利要求15所述的方法，其特征在于，当预定个数的顺序数据输入有奇偶差错时，所述第一加法器将输入数据设置为零。