[发明专利]一维余弦变换的计算装置以及包括该计算装置的图象编码装置和解码装置

权利要求书

1、一个变换16值系列的一维直接余弦变换计算装置其特征在于，包括：

存贮被变换的16值系列的输入存贮器；

计算式A+B和(A-B)×D的二个值的第一计算装置，其中A和B是两个分别加到输入端的运算量，D是预定的正系数；

耦合到第一计算装置以向其传输作为运算量的预先计算好的值并耦合到所述输入存贮器的第一中间值存储装置；

计算式E+G的值的第二计算装置，其中E和G是连续加到这些第二计算装置输入端的二个运算量；

耦合到第二计算装置以向其传输作为运算量的预先计算好的值并耦合到变换计算装置的输出端用以向其传送一个16个被变换值系列的第二中间值存贮装置；

借助于具有二倍于被变换值频率的并具有对应于一个16个被变换值系列周期的控制信号；并借助于一具有二倍于被变换值频率的时钟信号，控制输入存贮器、第一和第二中间值存贮装置，第一和第二计算装置的控制装置。

2、如权利要求1所述的装置，其特征在于第一和第二中间值存贮装置及第一和第二计算装置以小数点位置预先确定的数据格式处理数值。

3、如权利要求2所述的装置，其特征在于小数点的位置根据所有被变换的16值系列的强函数一次性预先确定。

4、如权利要求2所述的装置，其特征在于为了提高计算精度，小数点位置是在被变换值的每个16值序列的变换计算以前，作为每个系列最大值的函数来确定的，并进一步包括;

确定被变换的16个值的最大值的装置;

由该最大值计算对应于加到被变换值的最大左移而不引起变换计算过程溢出的位移值D的计算装置;

把每个加到所述第一计算装置的第一和第二输入端的值左移D位的第一和第二桶形寄存器。

把由第二所述存贮装置的第一输出端产生的值右移D位的桶形寄存器。

5、如权利要求1所述的装置，其特征在于所述的第一计算装置包括：

接收二个值A和B并产生A+B和（A-B）×D的计算电路，A+B值被延迟一个时钟周期;

在计算装置以时钟频率排列被传输的值时传输该二值分别到计算装置的第一和第二输出端的多路转换器;并且，所述第一中间值存贮装置包括二个分别存贮由所述第一计算装置的第一第二输出端产生的值的存贮器，并可分别把它们传输给所述第一计算装置的第一和第二输入端。

6、如权利要求1所述的装置，其特征在于输入存贮器包括RAM，该RAM具有耦合到输入端以接收被变换值的输入端，分别形成所述输入存贮器的第一和第二输出的第一和第二输出端口，耦合到所述控制装置的控制输入端和两个地址口;该控制装置在以它们传输给变换计算装置的频率下，控制16个被变换值的写入，并在时钟信号频率下控制其读出。

7、如权利要求1所述的装置，其特征在于所述第二中间值存贮装置包括;

二个RAM，每个具有一数据输入端口，二个地址端口，一个数据输出端口和一个耦合到控制装置输出端的控制输入端;

把二个数据输入口耦合到第一和第二计算装置的输出口并把二个数据输出口耦合到所述第二计算装置的输入口及变换计算装置的输出口的多路转换装置;其中控制装置控制多路转换装置和二个存贮器以完成：

在第一16个时钟周期内把由第一计算装置产生的一对值写入存贮器内;

从所述第二存贮装置的存贮器中读出传送到第二计算装置的16个中间值和传输到输出端的16个变换值;并且把在另外16个时钟周期内由第二计算装置产生的16个值写入存贮器。

8、如权利要求1所述的装置，其特征在于所述第一计算装置包括：

一个乘法器;

一个桶形寄存器;

一个ROM，

为了执行（A-B）乘以D的乘法，在获得如式A-B相同形式的结果时，ROM产生一预定系数D1加到乘法器的第一输入端并产生一预定值D2加到桶形寄存器的控制输入端以控制使该寄存器的内容左移D2位，D1是正的和小于等于1的值，而D2是正整数或0，这样2^D2×D1＝D并且桶形寄存器产生一值A-B，左移D2位后，加到乘法器的第二输入端。

9、如权利要求1所述的装置，其特征在于为了提高计算的精度，包括用于在变换以前从一个16被变换值序列的每个值中减去被变换的16个值的平均值的装置，并且还有一个把该平均值加到对应于该平均值的被变换值的装置。