[发明专利]微处理机系统的存储管理

说明书

本发明涉及用于存储管理的地址翻译单元领域，特别是在微处理机系统中的该领域。

有许多人尽皆知的装置用作存储管理。在有些系统中，一较大地址（虚拟地址）被翻译到一较小实际地址（smaller    physical    address）。在另外一些中，一较小地址是用例如应用存储体转换（bank    switching）来存取一较大存储空间。本发明涉及前一类，即，在那里较大虚拟地址是用来存取一有限实际存储器。

在存储管理系统中，还知道提供有不同的保护装置。例如，一系统可防止一使用者写入一操作系统或也许能甚至防止用户将操作系统读出到外部通道。如即将见到的那样，本发明提供一保护装置，作为主要控制系统（broader    control    scheme）的部件，此系统在二个特殊的级（distinct    levels）上分配“属性”（attributes）给数据。

申请人知道的最接近的先有技术是叙述在美国专利4，442，484中。此专利叙述了由市场上可得到的微处理机Intel    286构成的存储管理和保护装置。此微处理机包括含有段基地址（segment    base    addresses）、极限信息（limit    information）和属性（例如保护位）的段式调度描述词寄存器（segmentation    descriptor    registers）。段描述词表（segment    descriptor    table）和段描述词寄存器（segment    descriptor    registers）两者含有确定不同的控制装置例如特许级（Privilege    level）、保护类型等的位。这些控制装置详细地叙述在美国专利4，442，484中。

Intel    286有一问题是段偏移（segment    offset）被限于64k字节。它还要求在实际存储器中为一个段提供连续的存储单元，而这点未必总是容易保持的。如将见到的，本发明系统的一优点是偏移如同实际地址空间一样大。本发明系统还对在Intel    286中的先有技术的段式调度装置提供了兼容性。另外的优点以及在上述专利中讨论的先有技术系统和它的商业上的实现（Intel    286微处理机）之间的差别从本发明的详细叙述将是显而易见的。

对包括一微处理机和一数据存储器的微处理机系统的改进将被描述。微处理机包括一段式调度装置（segmentation    mechanism）用作翻译一虚拟存储地址到一第二存储地址（线性地址）和用作检验和控制数据存储段的属性。本发明的改进包括在微处理机上一页高速缓冲存储器用于从一“命中”（hit）或“匹配”条件的线性地址翻译出一个第一字段。数据存储器也存储页映射数据，特别是一页指南（Page    directory）和一页表（Page    table）。如果在页高速缓冲存储器中不发生“命中”，则第一字段存取页指南和页表。用于在存储器中的一页的一实际基地址不是从页高速缓冲存储器的输出就是从页表的输出供出。线性地址的另一字段提供一在页内的偏移。

页高速缓冲存储器和在数据存储器中的页映射数据两者都存储代表在一特定页中的数据属性的信号。这些属性包括读和写保护，指示页是否已经预先写入，以及还包括其他信息。重要的是，页级保护（Page    level    Protection）提供在存储器中数据上的一第二等级控制，它是与段属性分开并有区别。

图1是一方框图，表示微处理机的全部体系结构，本发明目前是在其中实现的。

图2是说明包含在图1的微处理机中的段式调度机构装置的方框图。

图3是说明在页高速缓冲存储器中对于一“命中”或“匹配”的页字段映射的方框图。

图4是说明图3的在页高速缓冲存储器中对于不“命中”或“匹配”的页字段映射的方框图。对于这种条件，主存储器中的页指南和页表被应用并因此而在图4中示出。

图5是一简图，用来说明存储在页指南、页表和页高速缓冲存储器中的属性。

图6是说明相联存储器（content    addressable    memory）的机构和包括在页高速缓冲存储器中的数据存储器的方框图。

图7是说明图6的相联存储器的一部分的一电路原理图。

图8是与图6的检测器有关是逻辑电路的电路原理图。