[发明专利]断言验证方法、断言验证平台、电子设备及可读存储介质

说明书

本发明实施例提供一种断言验证方法、断言验证平台、电子设备及可读存储介质，涉及计算机技术领域。其中的断言验证方法应用于断言验证平台，所述断言验证平台包括可编程逻辑芯片，所述可编程逻辑芯片中配置有被测设计、覆盖率监视器和硬件化断言测试集；所述方法包括：利用所述硬件化断言测试集对所述被测设计进行断言验证，并通过所述覆盖率监视器确定所述被测设计的断言覆盖率；在所述被测设计的断言覆盖率满足预设条件的情况下，确定所述被测设计通过验证。在本发明实施例提供的断言验证平台中，不可综合的断言语句被转化为等效硬件化断言测试集，实现了用硬件对被测设计进行调试加速。

技术领域

本发明涉及计算机技术领域，尤其涉及一种断言验证方法、断言验证平台、电子设备及可读存储介质。

背景技术

随着大规模及超大规模集成电路在工业当中的验证，功能验证成为芯片开发中耗时最长的过程。验证工作占据了开发工作的70％。其中一个瓶颈是在FPGA平台上完成ASIC的原型验证。虽然FPGA的原型验证可以利用FPGA板卡尽可能的模拟芯片在物理环境下产生的问题，并且在测试过程中具有一定的频率（1MHz~10MHz），但是对于FPGA而言，前期的EDA工具编译和综合的时间过长，且在FPGA板卡中，无法有效的获得寄存器级的数据，导致原型验证无法完全找出所有的错误，这使得验证效率明显地降低且会消耗较长的时间。

FPGA作为原型验证的标准方法和加速器，可以显著提升性能。然而，使用FPGA调试RTL设计并不简单。目前供应商提供的调试工具如Signaltap和ILA，引入显著的面积开销，并且只能监视有限数量的内部信号。现有的硬件厂商针对于原型验证设计出的加速器，如帕拉丁和芯神鼎，都拥有较高的设计成本，一个超大规模的集成电路设计，需要超过100万美元的设备来支持加速，且速度仅在5MHz左右。而且现有基于硬件对RTL进行测试的方案在指令集体系结构级别执行，缺乏设计细节的低级可见性，无法揭示设计内部错误和缺陷。SystemVerilog断言适用于对设计内部的错误和缺陷做自动化检测，但SystemVerilog断言不可综合成硬件电路，只能用于软件仿真，仿真速度较硬件运行速度较慢。

发明内容

本发明实施例提供一种断言验证方法、断言验证平台、电子设备及可读存储介质，可以解决相关技术中断言无法应用于硬件仿真的问题。

为了解决上述问题，本发明实施例公开了一种断言验证方法，应用于断言验证平台，所述断言验证平台包括可编程逻辑芯片，所述可编程逻辑芯片中配置有被测设计、覆盖率监视器和硬件化断言测试集；所述方法包括：

利用所述硬件化断言测试集对所述被测设计进行断言验证，并通过所述覆盖率监视器确定所述被测设计的断言覆盖率；

在所述被测设计的断言覆盖率满足预设条件的情况下，确定所述被测设计通过验证。

另一方面，本发明实施例公开了一种断言验证平台，所述断言验证平台包括可编程逻辑芯片和第一模块；所述可编程逻辑芯片中配置有被测设计、覆盖率监视器和硬件化断言测试集；

所述硬件化断言测试集，用于对所述被测设计进行断言验证；

所述覆盖率监视器，用于确定所述被测设计的断言覆盖率；

所述第一模块，用于在所述被测设计的断言覆盖率满足预设条件的情况下，确定所述被测设计通过验证。

再一方面，本发明实施例还公开了一种电子设备，所述电子设备包括处理器、存储器、通信接口和通信总线，所述处理器、所述存储器和所述通信接口通过所述通信总线完成相互间的通信；所述存储器用于存放可执行指令，所述可执行指令使所述处理器执行前述的断言验证方法。

本发明实施例还公开了一种可读存储介质，当所述可读存储介质中的指令由电子设备的处理器执行时，使得电子设备能够执行前述的断言验证方法。

本发明实施例包括以下优点：