[发明专利]两比特进位加法器、两比特比较器及两比特和位加法器

说明书

本发明公开一种两比特进位加法器、两比特比较器及两比特和位加法器，涉及组合逻辑电路领域，两比特进位加法器包括第一二叉树结构和电路长链；所述电路长链包括第四接地结构和多个跑道单元；多个所述跑道单元依次连接形成跑道；所述跑道的输出端与所述电路长链的第四接地结构连接；所述第一二叉树结构包括一组第一二叉树分支结构；所述第一二叉树分支结构的每个分支包括依次连接的第一接地结构、分支开关和第三接地结构；所述第一二叉树分支结构的每个分支的第三接地结构均与分支连接点连接；所述分支连接点与所述第一二叉树结构的根的输入端连接；所述第一二叉树结构的根的输出端与一个所述跑道单元连接。本发明能实现量子加速降低运算时间。

技术领域

本发明涉及组合逻辑电路领域，特别是涉及一种两比特进位加法器、两比特比较器及两比特和位加法器。

背景技术

组合逻辑电路是数字电路的重要组成部分之一，也是数字电路的基础，在各个领域都有广泛应用。随着现代科技迅速发展，组合逻辑电路仍具有很重要的意义。然而经典电路中逻辑运算输出结果所需要的时间t和输入数目N之间满足t≈N。当输入变多后，所需要的运算时间也会变得很大。

发明内容

本发明的目的是提供一种两比特进位加法器、两比特比较器及两比特和位加法器，可实现量子加速降低运算时间。

为实现上述目的，本发明提供了如下方案：

一种两比特进位加法器，包括：第一二叉树结构和电路长链；

所述电路长链包括第四接地结构和多个跑道单元；多个所述跑道单元依次连接形成跑道；所述跑道的输出端与所述电路长链的第四接地结构连接；

所述第一二叉树结构包括一组第一二叉树分支结构；所述第一二叉树分支结构的每个分支包括依次连接的第一接地结构、分支开关和第三接地结构；所述第一二叉树分支结构的每个分支的第三接地结构均与分支连接点连接；所述分支连接点与所述第一二叉树结构的根的输入端连接；所述第一二叉树结构的根的输出端与一个所述跑道单元连接。

可选地，所述跑道单元包括依次连接的第一接地结构和第二接地结构；所述第一二叉树结构的根的输出端与一个所述跑道单元的第一接地结构连接。

可选地，所述第一接地结构包括并联的第一电容和第一电感；所述第一电容的一端与所述第一电感的一端形成所述第一接地结构的连接端；所述第一电容的另一端和所述第一电感的另一端均接地。

可选地，所述第三接地结构包括第三电容、第二电感和电感开关；所述电感开关的一端、所述第三电容的一端形成所述第三接地结构的连接端；所述电感开关的另一端与所述第二电感的一端连接；所述第二电感的另一端接地；所述第三电容的另一端接地。

可选地，所述第四接地结构包括并联的第四电容和接地负阻抗模块；所述第四电容的一端和所述接地负阻抗模块的一端形成所述第四接地结构的连接端；所述第四电容的另一端和所述接地负阻抗模块的另一端均接地。

可选地，所述两比特进位加法器中电路相邻节点之间通过节点负阻抗模块连接。

可选地，所述第二接地结构包括第二电容；所述第二电容的一端为所述第二接地结构的连接端；所述第二电容的另一端接地。

可选地，所述第一二叉树结构的根为一个或多个第四接地结构；当所述第一二叉树结构的根为多个第四接地结构时，多个所述第四接地结构依次连接；所述分支连接点为一个第四接地结构。

本发明还提供一种两比特比较器，包括：第二二叉树结构和电路长链；

所述电路长链包括第四接地结构和多个跑道单元；多个所述跑道单元依次连接形成跑道；所述跑道的输出端与所述电路长链的第四接地结构连接；