[发明专利]一种宽带低时延高精度的混合算力的信号协同处理系统有效
申请号: | 202310237983.X | 申请日: | 2023-03-14 |
公开(公告)号: | CN115955383B | 公开(公告)日: | 2023-05-16 |
发明(设计)人: | 郝志松;李斌;苏龙阁;雷光雄;司晓飞;张展;赵贤明;李超;徐灿 | 申请(专利权)人: | 中国电子科技集团公司第五十四研究所;北京邮电大学 |
主分类号: | H04L41/042 | 分类号: | H04L41/042;H04L41/0823;H04L67/1001;H04L67/1023 |
代理公司: | 河北东尚律师事务所 13124 | 代理人: | 王文庆 |
地址: | 050081 河北省石家庄市中山西路*** | 国省代码: | 河北;13 |
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摘要: | |||
搜索关键词: | 一种 宽带 低时延 高精度 混合 信号 协同 处理 系统 | ||
本发明公开了一种宽带低时延高精度的混合算力的信号协同处理系统,涉及信息传输和处理领域。本发明包括控制系统、算力系统、算力转换系统和对外接口,其中,控制系统完成算力分配和接口控制功能,算力系统包括光路算力单元、模拟电路算力单元、GPU算力单元、FPGA算力单元、存储算力单元,完成信号处理和计算功能,算力转换系统包括光电转换单元、高速AD/DA单元、PCIe总线单元,对外接口包括对外模拟接口和万兆网络接口,控制系统根据信号处理特征,选择一种或多种算力单元完成对信号处理。本发明改变了现有技术对各信号处理环节按顺序分配算力的方式,其采用根据信号处理特征分配算力的方式,实现了多种算力协同的信号处理,优化了处理时延,提升了运算质量。
技术领域
本发明涉及信息传输和处理领域,尤其涉及一种宽带低时延高精度的混合算力的信号协同处理系统。
背景技术
在传统的信号处理架构中,一般没有完全同时包括光路算力、模拟电路算力、GPU算力、FPGA算力、存储算力等5种算力资源,不能够根据信号处理特征进行算力分配。此外,传统的信号处理架构,各算力单元串行排布,输入的信号按照信号处理流程,在多种算力单元中,依次顺序传输处理。这样,经过某一算力单元处理后的信号,不会再返回至该算力单元进行处理。并且,传统的信号处理架构中,控制器不会根据信号处理特点进行算力方式选择。传统的信号处理架构,对于匹配滤波、信道编译码等信号处理环节,采用FPGA算力进行处理,信号需要在处理时钟的驱动下,逐个时钟节拍,流水线计算,处理时延大。
在宽带高速率数据传输系统或通信网络中,骨干链路节点的数据传输带宽和处理数据量越来越大,例如星地高速传输系统的卫星节点和地面站节点,要求具有更快的信号处理的速度,更高的处理带宽,以及更小的信号处理时延。
传统的信号处理架构,采用单一或少数几种算力进行信号处理计算,各种算力之间互通性差、协同效率低,处理时延大,带宽窄,速率慢,不能够满足骨干通信链路节点的信号处理需求。
发明内容
有鉴于此,本发明提供一种宽带低时延高精度的混合算力的信号协同处理系统。本发明采用根据信号处理特征分配算力的方式,实现了多种算力协同的信号处理,优化了处理时延,提升了运算质量。
为了实现上述目的,本发明采用的技术方案为:
一种宽带低时延高精度的混合算力的信号协同处理系统,包括控制系统、算力系统、算力转换系统和对外接口;
所述算力系统包括光路算力单元、模拟电路算力单元、GPU算力单元、FPGA算力单元、存储算力单元;
所述算力转换系统包括光电转换单元、高速AD/DA转换单元、PCIe总线单元;算力转换系统在控制系统的指令控制下,实现被处理信号在各算力单元之间的流转和往返;其中,光电转换单元作为被处理信号的通道,连接光路算力单元和模拟电路算力单元;高速AD/DA转换单元作为被处理信号的通道,连接模拟电路算力单元和FPGA算力单元;PCIe总线单元作为被处理信号的通道,连接FPGA算力单元、GPU算力单元和模拟电路算力单元;当GPU算力单元或存储算力单元需要与模拟电路算力单元相连接时,FPGA算力单元为直通;当GPU算力单元或存储算力单元需要与光路算力单元相连接时,FPGA算力单元和模拟电路算力单元均为直通;
所述控制系统根据信号处理特征,选择一种或多种算力单元,完成信号处理;所述信号处理特征包括运算方式、信号带宽、处理时延、运算精度,其中,运算方式包括放大、变频、滤波、编译码、网络协议处理、图像处理,信号带宽包括2GHz以上的超宽带、200MHz~2GHz的宽带、200MHz以下的窄带,运算精度包括高精度和低精度,处理时延包括短时延和长时延;控制系统首先判断运算方式,然后按以下3种情况分别处理:
第一种情况:若运算方式为网络协议处理或图像处理,则选择GPU算力单元进行信号处理;
第二种情况:若运算方式为编译码,则再判断其处理时延,如果为短时延,则选择存储算力单元进行信号处理;如果为长时延,则选择FPGA算力单元进行信号处理;
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