[发明专利]一种基于UVM的可重用的寄存器性能交互验证系统及其应用

说明书

本发明设计集成电路设计领域，具体涉及一种基于UVM的可重用的寄存器性能交互验证系统及其应用。该验证系统应用于一个包含主机和从机的验证设备中。验证系统采用system verilog语言编写，并基于UVM库创建，运行于验证设备的主机中。从机与主机采用接口通信连接；从机为使用verilog或者system verilog语言编写的RTL设计方案。本发明提供的寄存器性能交互验证系统包括：配置模块、测试用例模块、激励序列库模块、验证层，以及事务级建模通信单元。该验证系统不用更改内部代码，只需要对主、从机之间的通信内容进行配置即可用于其它项目验证。因此，本发明可以解决现有芯片设计过程中，验证系统和工具在不同项目间无法重用导致的项目的仿真和验证成本较高的问题。

技术领域

本发明设计集成电路设计领域，具体涉及一种基于UVM的可重用的寄存器性能交互验证系统及其应用。

背景技术

芯片作为现代科学技术和科技产品信息化、智能化的重要支撑和核心技术组成部分，在国家科学技术战略中有着举足轻重的地位。芯片设计与生产是个高技术、高投入、高风险的产业，特别是在新工艺下，单款芯片产出的资金投入甚至高达千万级别，往往集成电路开发全流程中一个微小的错误就有可能使生产的芯片性能不达标，前期的所有工作功亏一篑。

芯片的设计从架构设计开始，然后经过算法仿真，仿真正确后开始制定设计规格书，并根据这个设计规格书进行RTL(Register Transfer Level，寄存器传输级)设计。设计方案形成后还需要对RTL代码进行仿真验证，检验RTL设计的正确性，并以设计规格书为标准验证设计方案设计是否精确地满足了规格中的所有要求。最终，经过设计方案和仿真验证反复迭代，直到验证结果显示完全符合规格标准，接下来再进行逻辑综合、静态时序分析、形式验证、布局布线、版图物理验证等工作。等到整个芯片设计阶段的任务全部完成后，才可以正式开始芯片制造阶段的工作。

在整个芯片设计和制造流程中，仿真验证是非常重要的一个环节，只有验证的准确性和完备性非常高，才能够保证RTL设计的正确性。所以目前在芯片开发环节对芯片验证的要求越来越高，验证平台的搭建也更加复杂。传统的定向测试平台是基于verilog语言，不仅不能够覆盖全部的待测功能点，而且不能在不同项目间重用。因此，技术人员需要为设计的RTL设计方案专门配置相应的验证程序，现有技术中并没有专门针对在多项目间可重用的验证主机从机交互的解决方案，这些都极大的影响了验证效率；大幅延长了芯片的研发周期，并提高了设计阶段的仿真和验证成本。

发明内容

为了解决现有现有芯片设计过程中，验证系统和工具在不同项目间无法重用导致项目的仿真和验证成本较高的问题，本发明提供一种基于UVM的可重用的寄存器性能交互验证系统及其应用。

本发明采用以下技术方案实现：

一种基于UVM的可重用的寄存器性能交互验证系统，其应用于一个包含主机和从机的验证设备中。基于UVM的可重用的寄存器性能交互验证系统采用system verilog语言编写，并基于UVM库创建，运行于验证设备的主机中。从机与主机采用接口通信连接；从机为使用verilog或者system verilog语言编写的RTL设计方案。

本发明提供的基于UVM的可重用的寄存器性能交互验证系统包括：配置模块、测试用例模块、激励序列库模块、验证层，以及事务级建模通信单元。

其中，配置模块用于根据当前连接的从机以及对应验证任务创建相应的配置文件，进而在配置文件中对信息库文件、定义库文件进行声明。配置模块还用于例化主机和从机之间的虚拟接口。

测试用例模块用于建立主机与从机在验证阶段所需的各个测试用例，测试用例用于实例化验证阶段所需的各项指令。

激励序列库模块内包含根据各个测试用例生成的大量激励序列，每个激励序列又包含了主机从机之间通信所要传输的所有信息。激励序列库模块利用一系列的激励序列构成验证不同寄存器功能所需的序列库。