[发明专利]一种用于片上网络低延迟通信的隧道加速机制

说明书

本发明涉及一种用于片上网络低延迟通信的隧道加速机制，属于多核片上系统的片上网络通信架构低延迟设计研究技术领域。本发明基于片上网络的五级流水线路由器架构，设计了隧道入口路由器架构、隧道中转路由器架构和隧道出口路由器架构，使用三类路由器架构可以在片上网络中搭建隧道路径，该路径除了通常的流水线数据包转发功能外，对于路由信息满足隧道条件的数据包，可以将其微片通过隧道加速的方式转发，以更低延迟通过多跳路由结点，帮助降低数据包通信的抖动，优化片上网络关键路径的通信延迟。

技术领域

本发明属于多核片上系统的片上网络通信架构低延迟设计研究技术领域，具体地，涉及一种用于片上网络低延迟通信的隧道加速机制。

背景技术

半导体技术的快速发展推动着芯片集成度以指数级速率持续增长。现今单个芯片上集成的晶体管数目已经达到数十亿，甚至百亿级别，多核片上系统(multiprocessorsystem on a chip,MPSoC)架构已经成为处理器的主流架构。依据现有的资料显示，在100nm工艺节点下，片上系统的IP核之间的通信功耗占比总功耗超过30％。研究表明随着工艺节点的进步和芯片集成度的提高，IP核之间的通信功耗占比会越来越高，这带来了巨大的通信挑战。基于传统总线结构的设计由于通信效率低，可扩展性差，功耗高等原因难以满足MPSoC系统日益增长的通信需求，逐渐成为制约片上系统架构发展的重要原因之一。相比与传统的总线架构，片上网络(Network-on-Chip，NoC)的通讯架构具有高带宽、易于扩展、全局异步局部同步等优势。经过20多年的发展，NoC已经成为片上多核系统互连技术的主要解决方案。

随着MPSoC的核数从几个核发展到几十、几百个核，片上网络的规模也在迅速增加，网络中距离较远的核的数据包通信，也需要经过更多跳数，产生了更大的延迟。以n×n2D Mesh拓扑的片上网络为例，从9核到100核，网络对角的核之间进行数据包通信所需的跳数从4跳增长为18跳，而相邻核间仍然只需要一跳就可以进行数据包通信，网络的通信延迟极为不平衡。但现如今，多媒体等片上网络应用对数据包抖动(即延迟的均匀性)要求较高，加上部分应用中需要网络中的一些关键路径具有更低的延迟，因此，寻找一种降低数据包通信的抖动值和减少片上网络关键路径的通信延迟的机制显得尤为重要。

发明内容

本发明的目的在于提供一种用于片上网络低延迟通信的隧道加速机制，基于片上网络的五级流水线路由器架构，设计了隧道入口路由器架构、隧道中转路由器架构和隧道出口路由器架构，使用三类路由器架构可以在片上网络中搭建隧道路径，该路径除了通常的流水线数据包转发功能外，对于路由信息满足隧道条件的隧道路径的数据包，可以将其微片通过隧道加速的方式转发，以更低延迟通过多跳路由结点，帮助降低数据包通信的抖动，优化片上网络关键路径的通信延迟，解决了现有技术中存在的数据包通信的抖动值高和片上网络关键路径的通信延迟严重的问题。

本发明的目的可以通过以下技术方案实现：

一种用于片上网络低延迟通信的隧道加速机制，包括片上网络隧道路径、隧道入口路由器架构、隧道中转路由器架构和隧道出口路由器架构；

所述片上网络隧道路径包括进入隧道入口路由器的数据包，所述隧道中转路由器中包括多路复用器，所述进入隧道入口路由器的数据包包括隧道路径的数据包和数据包的后续路径不包含完整隧道路径的数据包；数据包由若干微片组成，微片是片上网络中流量控制的最小单位，本发明中假定片上网络中的通信位宽与微片大小一致，也即路由器可以在每个周期向下一级路由器传输一个微片，路由器的各流水线级在每个周期都能处理一个微片；

所述隧道路径的数据包进入隧道入口路由器后，路由器根据数据包头微片中包含的发送地址和目的地址等信息进行路由计算，若数据包后续路径中包含了完整的隧道路径则通过隧道加速机制加速，否则通过正常的流水线送入下一级路由器；

片上网络隧道路径，用于以低延迟传输隧道路径的数据包微片；