[发明专利]基于链表树的硬件逻辑设计层次结构信息提取方法及系统

说明书

本发明公开了一种基于链表树的硬件逻辑设计层次结构信息提取方法及系统，本发明基于链表树的硬件逻辑设计层次结构信息提取方法包括使用综合工具将硬件设计的RTL代码综合为一组网表文件，提取网表文件中的信息，得到硬件设计综合报告文件，处理硬件设计综合报告文件生成基于链表树的硬件逻辑设计层次结构信息，本发明从一组硬件模块网表文件中提取设计层级结构信息，并以链表树的方式组织和存储，为逻辑划分算法提供输入，本发明具有层次结构信息提取方便、存储空间资源占用少的优点，并且可进行可视化展示以便于FPGA原型验证系统开发人员直观地理解硬件逻辑设计层次结构。

技术领域

本发明属于集成电路设计领域中的原型验证技术，具体涉及一种基于链表树的硬件逻辑设计层次结构信息提取方法及系统。

背景技术

随着半导体工艺的不断发展和对高性能计算需求的不断提高，芯片设计的复杂度不断提高，进而对验证平台的需求也越来越高。基于FPGA(Field Programmable GateArray，现场可编程逻辑门阵列)搭建的芯片原型验证系统能够反应芯片真实性能、能够发现真实BUG、相比于软件仿真以及硬件仿真加速器具有更快的运行速度等优点，是进行芯片验证的重要手段之一。随着芯片设计规模越来越大，出现了待验证的芯片逻辑规模超出单片FPGA逻辑资源的问题，即无法将完整的芯片设计逻辑放入一颗FPGA之内，从而导致无法搭建芯片的FPGA原型验证系统。为解决上述问题所采用的方法是，使用逻辑划分算法将芯片逻辑设计划分为多个子设计，使每一个子设计所消耗的逻辑资源不超过单片FPGA的逻辑容量，同时子设计之间的互联通信带宽小于FPGA之间的通信带宽，通过使用多片FPGA的方式解决了芯片规模超过单片FPGA逻辑容量的问题，实现了芯片原型验证系统的构建。

FPGA原型验证系统进行逻辑划分的前提是提取出芯片的层次结构信息，即芯片的层次结构信息是逻辑划分算法的输入，芯片的层次结构信息包括设计中模块之间的连接关系、模块间互连信号数量和每个模块消耗的逻辑资源。

硬件设计RTL代码经过综合工具的处理后得到一组网表文件，其中每个设计模块的RTL文件综合后得到对应的一个网表文件，从每个网表文件可获知对应设计模块包含的寄存器、信号线、调用的子模块以及端口数量等信息。但是，由于综合后得到的是每个模块单独的网表，所以不能看到硬件设计完整清晰的层次结构且无法获得每个模块的完整资源消耗，还需要对该组网表文件进行处理，梳理模块间的调用关系，才能将每个设计模块的网表信息有机地组织起来，得到划分算法所需的硬件设计层次结构信息。当硬件设计规模较大、层次较深时，采用何种数据结构来组织、存储硬件设计层次结构信息，对层次结构信息算法的执行效率、层次结构信息所占用的存储空间大小有着重要的影响。因此如何实现硬件逻辑设计层次结构信息提取，已成为一项亟待解决的关键技术问题。

发明内容

本发明要解决的技术问题：针对现有技术的上述问题，提供一种基于链表树的硬件逻辑设计层次结构信息提取方法及系统，本发明基于链表树来组织、存储设计层次结构信息，可从一组硬件模块网表文件中提取设计层级结构信息并以链表树的方式组织和存储，具有层次结构信息提取方便、存储空间资源占用少的优点，并且可进行可视化展示以便于FPGA原型验证系统开发人员直观地理解硬件逻辑设计层次结构。

为了解决上述技术问题，本发明采用的技术方案为：

一种基于链表树的硬件逻辑设计层次结构信息提取方法，包括：

步骤M1：使用综合工具将硬件设计的RTL代码综合为一组网表文件，提取网表文件中的信息，得到硬件设计综合报告文件；

步骤M2：处理硬件设计综合报告文件，生成基于链表树的硬件逻辑设计层次结构信息。

可选地，步骤M1包括：

步骤M11：使用综合工具对硬件设计RTL代码进行综合，生成硬件设计RTL代码中每个模块的网表文件，每个网表文件中包含该模块直接使用的寄存器和信号线资源、调用的子模块以及输入输出端口信息；