[发明专利]一种通信链路损耗测试系统及方法

说明书

本申请提供一种通信链路损耗测试系统及方法，应用于计算技术领域，该系统包括两个验证主板以及第一传输转接板，验证主板中设置与处理器，第一传输转接板包括多组PCB通信线，且各组PCB通信线的长度互不相同，并且，任一组PCB通信线可分别与各验证主板中处理器的片间互连端口可拆卸连接。基于本申请提供的测试系统，可以选择不同长度的PCB通信线连接需要进行片间通信的验证主板中的处理器，并对建立片间互连关系的处理器进行损耗测试，通过更换PCB通信线进行损耗测试，即可确定处理器之间进行片间互连通信时对应的极限损耗，为PCB通信链路的设计提供参考依据，有助于提高信号传输效率，提高多路处理器系统的可靠性。

技术领域

本申请涉及计算机技术领域，具体涉及一种通信链路损耗测试系统及方法。

背景技术

在实际应用中，多路服务器系统中通常设置有多个处理器，各处理器分别设置于印刷线路板(Printed Circuit Board，PCB)之上，处理器之间通过PCB线路搭建的物理通信链路相互通信。而随着串行通信技术的不断发展，处理器之间的片间互连通信速率甚至高达25Gbps以上，对于片间通信链路质量的要求也越来越高。

处理器之间进行片间互连通讯时，通常用极限损耗表征处理器之间进行通信的最大驱动能力，要求用于连接处理器的物理通信链路的实际损耗小于前述极限损耗，从而保证通信数据可以可靠的在处理器之间进行传输。

然而，现有应用中，尚没有针对处理器之间的极限损耗进行测试的技术方案，无法指导多路服务器系统中PCB通信链路的设计，导致容易出现通信数据传输失败的情况，影响信号传输效率，进而影响多路服务器系统的可靠性。

发明内容

有鉴于此，本申请致力于提供一种通信链路损耗测试系统及方法，能够测试处理器之间进行片间互连通信时对应的极限损耗，为PCB通信链路的设计提供参考依据，有助于提高信号传输效率，提高多路处理器系统的可靠性。

第一方面，本申请提供一种通信链路损耗测试系统，包括：两个验证主板以及第一传输转接板，其中，

所述验证主板包括处理器；

所述第一传输转接板包括多组PCB通信线，且各组PCB通信线的长度互不相同；

任一组所述PCB通信线可分别与各所述验证主板中处理器的片间互连端口可拆卸连接。

在一种可能的实施方式中，所述验证主板还包括连接座，所述连接座通过PCB线路与处理器的片间互连端口相连；

所述PCB通信线包括PCB线路和所述PCB线路两端连接的连接座；

所述系统还包括：多个连接器总成，其中，

所述连接器总成可分别与所述验证主板中的连接座以及所述PCB通信线的连接座可拆卸连接。

在一种可能的实施方式中，所述连接器总成包括连接线缆和两个连接头，其中，

所述连接线缆的一端与所述两个连接头中的一个连接头相连，所述连接线缆的另一端与所述两个连接头中的另一连接头相连；

所述连接头与所述验证主板以及所述PCB通信线的连接座插接连接。

在一种可能的实施方式中，所述PCB通信线包括两条PCB线路，所述PCB通信线的任意一端设置两个连接座；

在所述PCB通信线一端设置的两个连接座采用如下任一种方式设置：

连接座进线方向与所述PCB通信线中的PCB线路平行、连接座进线方向与所述PCB通信线中的PCB线路垂直、连接座进线方向与所述PCB通信线中的PCB线路呈预设角度。

在一种可能的实施方式中，所述PCB通信线的任意一端设置的两个连接座之间的距离大于或等于预设距离阈值。