[发明专利]一种基于图神经网络的硬件木马自动检测方法

说明书

本发明公开了一种基于图神经网络的硬件木马自动检测方法，包括以下步骤：输入待测集成电路设计代码；将待测电路设计进行扁平处理；将扁平处理之后的待测电路综合成FPGA网表；提取FPGA网表中电路的节点和边，构建有向连接图；基于有向连接图构建电路的邻接矩阵及节点嵌入矩阵；邻接矩阵及节点嵌入矩阵输入到已训练好的图神经网络，将待测电路设计分为木马电路或正常电路，实现硬件木马检测。本发明方法能够实现寄存器传输级及门级抽象层次的硬件木马特征自动提取与检测。

技术领域

本发明属于集成电路硬件安全技术领域，具体涉及一种硬件木马自动检测方法。

背景技术

随着半导体产业链的全球化，现代集成电路设计中大量使用来自不可信第三方的知识产权(IP,Intellectual Property)核以缩短设计开销及时间，这些IP核中可能存在规范之外的恶意设计修改即硬件木马。此外，电路仿真、综合中使用的不可信第三方的电子设计自动化(EDA，Electronic Design Automation)工具也可能在电路中插入硬件木马。硬件木马仅在特定的罕见条件下触发，一旦触发将可能造成敏感信息泄露、性能下降甚至系统彻底失效，给集成电路安全造成严重的威胁与挑战。

研究者提出基于侧信道分析、逻辑测试、翻转概率分析和形式化安全验证的硬件木马检测方法，但是目前这些方法存在可扩展性差、依赖于黄金参考芯片、检测误报率高等不足。近年来，基于机器学习的硬件木马检测方法成为研究热点，该方法将硬件木马检测转换为二分类问题，通过提取硬件木马特征，使用聚类算法、随机森林、神经网络等机器学习算法实现硬件木马分类。但是，现有方法依赖于专家知识和特征工程，需要手动提取硬件木马特征，仅限于检测已知的硬件木马，难以实现新型硬件木马自动检测。

发明内容

为了克服现有技术的不足，本发明提供了一种基于图神经网络的硬件木马自动检测方法，包括以下步骤：输入待测集成电路设计代码；将待测电路设计进行扁平处理；将扁平处理之后的待测电路综合成FPGA网表；提取FPGA网表中电路的节点和边，构建有向连接图；基于有向连接图构建电路的邻接矩阵及节点嵌入矩阵；邻接矩阵及节点嵌入矩阵输入到已训练好的图神经网络，将待测电路设计分为木马电路或正常电路，实现硬件木马检测。本发明方法能够实现寄存器传输级及门级抽象层次的硬件木马特征自动提取与检测。

本发明解决其技术问题所采用的技术方案包括如下步骤：

步骤1：输入待测集成电路设计代码；

步骤2：将待测电路设计进行扁平处理；

步骤3：将扁平处理之后的待测电路综合成FPGA网表；

步骤4：提取FPGA网表中电路的节点和边，构建有向连接图；

步骤5：基于有向连接图构建电路的邻接矩阵及节点嵌入矩阵；

步骤6：将邻接矩阵及节点嵌入矩阵输入到已训练好的图神经网络，将待测集成电路设计分类为木马电路或正常电路，实现硬件木马检测。

进一步地，所述步骤1中待测集成电路设计以寄存器传输级代码或门级网表的形式输入。

进一步地，所述步骤2中待测电路设计进行扁平处理之后，由一个电路模块进行描述。

进一步地，所述步骤3中使用FPGA综合工具进行集成电路设计逻辑综合，生成设计的FPGA网表。

进一步地，所述步骤4中FPGA网表中的节点包括查找表、选择器和寄存器。

进一步地，所述步骤5中电路的邻接矩阵为N*N维矩阵，表征节点之间的相邻关系，其中N为电路中节点数量，节点嵌入矩阵为N*P维矩阵，表征节点的特征，其中P为节点类型数量。

进一步地，所述步骤6图神经网络包括图卷积及激活层、自注意力池化层、读出层、全连接层4个模块。