[发明专利]用于促进分支预测单元的改善的带宽的设备、方法和系统在审
申请号: | 202211370612.0 | 申请日: | 2022-11-03 |
公开(公告)号: | CN116302106A | 公开(公告)日: | 2023-06-23 |
发明(设计)人: | S·班迪什特;J·高尔;F·萨拉;A·Y·斯弗特索夫;J·W·斯塔克四世;L·拉波波特;S·萨布拉蒙尼 | 申请(专利权)人: | 英特尔公司 |
主分类号: | G06F9/38 | 分类号: | G06F9/38 |
代理公司: | 上海专利商标事务所有限公司 31100 | 代理人: | 任曼怡;黄嵩泉 |
地址: | 美国加利*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 用于 促进 分支 预测 单元 改善 带宽 设备 方法 系统 | ||
本申请公开了用于促进分支预测单元的改善的带宽的设备、方法和系统。用于基于被采用分支的预测来确定指令的执行的处理器的技术和机制。在实施例中,第一预测单元在接连的分支预测周期中的一个周期中生成多个分支预测中的每个分支预测。向执行管线提供分支预测的指示,该执行管线基于该指示来准备执行指令。在分支预测中的第一分支预测被确定为具有低置信度类型的情况下,所述第一分支预测进一步被指示到第二预测单元,该第二预测单元基于第一分支预测针对其被作出的分支指令的同一分支指令来执行第二分支预测。在另一实施例中,第二预测单元基于第一和第二软分支预测彼此不一致而发信号通知执行管线的状态要被清除。
背景
1.技术领域
本公开总体上涉及处理器技术、分支预测技术和分支偏移预测技术。
2.背景技术
一些中央处理器单元(central processor unit,CPU)核心利用推测性执行以避免管线暂缓并实现更好的性能,这允许执行继续而无需等待对分支目标的体系结构解析。分支预测技术利用数字电路,该数字电路在分支指令被执行之前猜测分支将去往哪条路。正确的预测/猜测改善指令管线中的流。
一般而言,存在两种分支预测:针对条件分支的分支预测,其可被理解为将分支预测为“被采用”相对于“不被采用”;以及针对非条件分支的分支目标预测,既包括直接分支也包括间接分支。间接分支预测是总体分支预测的重要部分,因为间接分支典型地在其目标解析中涉及较高的等待时间,尤其是对于存储器间接分支,其目标需要从特定的存储器位置来取得(fetch)。分支预测单元(branch prediction unit,BPU)通过在预测点之前基于分支指令指针(instruction pointer,IP)、分支类型和控制流历史(也称为分支历史)为CPU的前端(front-end,FE)提供预测的目标来支持推测性执行。
附图说明
以示例方式且非限制方式在附图的各图中图示本发明的各实施例,在附图中:
图1A示出图示根据实施例的用于基于分支预测来执行指令的处理器的特征的功能框图。
图1B示出图示根据实施例的用于提供分支预测信息的处理器的特征的功能框图。
图2示出图示根据实施例的用于基于分支预测信息来操作处理器的方法的特征的流程图。
图3A示出图示根据实施例的、在单个周期期间执行的分支预测的特征的时序图。
图3B示出图示根据实施例的预测踪迹信息的格式的数据图。
图4示出图示根据实施例的用于基于置信度信息来评估分支预测的处理器的特征的功能框图。
图5示出图示根据实施例的用于基于分支预测的无效来选择性地清除执行管线的处理器的特征的功能框图。
图6A至图6E示出各自图示根据对应的实施例的用于操作处理器的相应方法的特征的流程图。
图7A是图示根据本发明的实施例的示例性有序管线和示例性的寄存器重命名、乱序发出/执行管线两者的框图。
图7B是图示出根据实施例的要包括在处理器中的有序体系结构核心的示例性实施例和示例性的寄存器重命名、乱序发出/执行体系结构核心两者的框图。
图8A至图8B图示更具体的示例性有序核心体系结构的框图,该核心是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核心)。
图9是根据实施例的可具有多于一个的核心、可具有集成存储器控制器、并且可具有集成图形处理的处理器的框图。
图10至图13是示例性计算机体系结构的框图。
图14是根据实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
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