[发明专利]回转率控制电路

说明书

本发明公开了一种回转率控制电路，电路包括回转率控制单元、电容延迟单元、延迟单元、第一输出单元、第二输出单元及第三输出单元。回转率控制单元用以接收多个控制信号。电容延迟单元耦接于回转率控制单元，并接收输入信号。延迟单元耦接于电容延迟单元。第一输出单元及第二输出单元耦接于电容延迟单元。第三输出单元耦接于延迟单元。第一输出单元的输出信号是未经过回转率控制的信号。第二输出单元的输出信号是透过电容延迟单元控制回转率的信号。第三输出单元的输出信号是透过电容延迟单元及延迟单元控制回转率的信号。

技术领域

本发明涉及一种回转率控制电路，特别是涉及一种能提供稳定效能以及占空比的回转率控制电路。

背景技术

随着科技日新月异，各种挥发性以及非挥发性的内存也已用于计算机系统中。动态随机存取存储器(Dynamic Random Access Memory，DRAM)是属于挥发性内存的一种半导体内存，主要的作用原理是利用电容内储存电荷的多寡来代表一个二进制位(bit)是1还是0。动态随机存取存储器是计算机系统的短期数据储存区，可用于存放计算机系统正在使用中的信息，以便快速地存取。

DRAM可以提供高速传输以及高带宽的使用率，然而，高速传输以及高带宽的使用率将会导致电磁干扰(Electromagnetic Interference，EMI)。而EMI的干扰将会影响效能。一般常见解决EMI问题的方式为控制回转率(Slew Rate)。而在传统的DRAM的输出缓冲电路(Output buffer)中，可以调整回转率。回转率越大，其单位时间内输出电压的最大变化率越大，其电容充电速度越快，

相反地，回转率越小，其单位时间内输出电压的最大变化率越小，其电容充电速度越慢。然而，传统控制回转率的电路会造成数据缓存输出时的效能波动(PerformanceDisturbance)。

因此，发展一种回转率控制电路以控制回转率，并维持讯号占空比(Duty Cycle)而几乎不产生效能波动，是一个重要的设计议题。

发明内容

本实施例提出一种回转率控制电路。回转率控制电路包括回转率控制单元、电容延迟单元、延迟单元、第一输出单元、第二输出单元以及第三输出单元。回转率控制单元包括用以接收第一控制信号的第一输入端、用以接收第二控制信号的第二输入端、用以接收第三控制信号的第三输入端、以及用以输出多个控制电压的输出端。电容延迟单元包括输出端、耦接于回转率控制单元的输出端的第一输入端，以及用以接收输入信号的第二输入端。延迟单元包括输出端，以及耦接于电容延迟单元的输出端的输入端。第一输出单元包括耦接于电容延迟单元的第二输入端，用以接收输入信号的输入端、用以输出第一输出信号的第一输出端、及用以输出第二输出信号的第二输出端。第二输出单元包括耦接于电容延迟单元的输出端，用以接收电容延迟单元的输出信号的第一输入端、用以接收所述第二控制信号的第二输入端、及用以输出第三输出信号的输出端。第三输出单元包括耦接于延迟单元的输出端，用以接收延迟单元的输出信号的第一输入端、用以接收第三控制信号的第二输入端、及用以输出第四输出信号的输出端。

附图说明

图1是本发明的回转率控制电路的实施例的方块图。

图2是图1的回转率控制电路中，回转率控制单元的架构图。

图3是图1的回转率控制电路中，电容延迟单元的架构图。

图4是图1的回转率控制电路中，延迟单元的架构图。

图5是图1的回转率控制电路中，第一输出单元的架构图。

图6是图1的回转率控制电路中，第二输出单元的架构图。

图7是图1的回转率控制电路中，第三输出单元的架构图。

图8是图1的回转率控制电路中，第三输出信号及第四输出信号的波形示意图。

其中，附图标记说明如下：