[发明专利]一种基于故障定位的时序控制方法、装置及设备

说明书

本申请涉及服务器技术领域，具体公开了一种基于故障定位的时序控制方法、装置、设备及计算机可读存储介质，通过在监测到CPU报错信号即触发禁止下电流程，在控制CPU以及CPU的电源芯片均处于激活状态下，触发对与CPU报错信号对应的故障日志的读取记录，即使是在设备关机流程中接收到CPU报错信号，也能够保证对CPU报错信号对应的故障日志的完整记录，弥补现有技术中无法记录设备关机流程中出现的CPU报错信号的缺陷，不仅提高了对CPU报错信号对应的故障日志收集的完整性，同时也增强了服务器运行操作的可视性，极大地提高了服务器的故障诊断能力，便于在后续的日志分析中对服务器的故障进行更全面的诊断。

技术领域

本申请涉及服务器技术领域，特别是涉及一种基于故障定位的时序控制方法、装置、设备及计算机可读存储介质。

背景技术

服务器运行过程中，由于各个部件或者中央处理器(Central Processing Unit，CPU)本身的因素，经常出现灾难性错误(Catastrophic Error，CATERR)或者内部错误(Internal Error，IERR)等报错信息，这些错误均会导致系统的宕机，或者存在潜在性的重大问题。当发生灾难性错误导致系统宕机时，可通过基板管理控制器(BaseboardManagement Controller，BMC)实现机器自动检查机构(Machine Check Architecture，MCA，一种CPU将硬件错误报告给操作系统OS的服务器错误自检机制)故障日志的主动记录，从而能够进行快速日志分析，准确定位发生问题的原因。

图1为主板上部分器件的连接示意图。

如图1所示，设备主板上的几大部件包括CPU 101、BMC 102、复杂可编程逻辑器件(Complex Programmable logic device，CPLD)103、集成南桥(Platform Controller Hub，PCH)104等。设备故障信息主要由CPU 101提供，以灾难性错误CATERR为例，CPLD 103监控CPU 101的CATERR信号，当CPU 101的CATERR信号触发时，CPLD 103形成中断信号(interrupt)通知BMC 102；BMC 102接收到中断信号(interrupt)后，分别通过平台环境式控制接口(Platform Environment Control Interface，PECI)总线和联合测试工作组(Joint Test Action Group，JTAG)总线，读取CPU 101内部的MCA寄存器并记录日志，便于后续的日志分析和快速定位故障原因。但是，当CATERR故障出现在关机过程中时，会导致BMC 102无法记录日志或者日志记录不全的问题。当CPLD 103触发中断信号给到BMC 102后，BMC 102会启动日志收集的线程，但是由于系统处于关机过程，CPU 101会很快下电或者被复位，从而中断了BMC 102的日志收集。当CATERR故障触发且BMC 102正在进行日志收集时，如果服务器突然关机或者AC掉电，也会导致日志记录不全的问题。

发明内容

本申请的目的是提供一种基于故障定位的时序控制方法、装置、设备及计算机可读存储介质，用于避免因设备关机导致故障日志无法被记录的情况，提高设备故障诊断能力。

为解决上述技术问题，本申请提供一种基于故障定位的时序控制方法，包括：

监测CPU报错信号；

当监测到所述CPU报错信号时，触发禁止下电流程；

控制CPU以及所述CPU的电源芯片均处于激活状态下，触发对与所述CPU报错信号对应的故障日志的读取记录。

可选的，还包括：

在触发所述禁止下电流程之后，屏蔽所在设备的关机命令。

可选的，所述关机命令具体为所在设备的基板管理控制器BMC的关机按键信号或所在设备的电源开关按钮的按键信号。

可选的，还包括：