[发明专利]基于三角脉动阵列的协方差矩阵计算的电路实现方法

说明书

本发明公开一种基于三角脉动阵列的协方差矩阵计算的电路实现方法，该方法对协方差计算公式执行转换处理，使之适于数字电路并行计算；根据三角脉动阵列尺寸，对待求协方差矩阵进行分块，从而定制行—列“Z”型交织寻址方式的数据结构，为三角脉动阵列并发同步提供操作数输入；脉动阵列为三角形结构，包含对角线处理单元和内部普通处理单元，对角线处理单元包含列向量乘累加与列向量求和功能且有三种工作模式，内部普通处理单元不含列向量求和功能，所有处理单元在同一时钟下以脉动方式并行流水线工作。本发明适合于各种尺寸规模的协方差矩阵计算，尤其是基于数字电路方式实现的协方差矩阵计算。

技术领域

本发明涉及数字信号处理技术领域，具体涉及一种基于三角脉动阵列的协方差矩阵计算的电路实现方法。

背景技术

协方差矩阵可以描述多个随机变量不同维度间的关系,在统计学与概率论中，扮演着重要角色，其广泛应用于随机建模、通信工程、金融量化、机器学习等各种场景中的数字信号处理。目前，大部分研究是针对已有协方差矩阵的基础上进行开展的，对于如何快速生成协方差矩阵计算的研究则相对较少，协方差矩阵的生成需要占据大量数学计算，其复杂度呈，随着具体应用中的行、列维度急剧增加，协方差矩阵计算复杂度海量递增，协方差矩阵的计算已逐渐成为影响整体性能的关键因素之一。

脉动阵列常用来设计专用的数字电路以实现预定的数字信号处理算法，发挥脉动阵列简洁、规整的设计规则及数字电路高并行流水线的优势来提升整体电路性能，但是传统脉动阵列对不同的设计输入尺寸适应性差，且阵列全局同步运行需要多拍时钟才能实现，不利于整体低延迟性能。

申请号CN201310091707.3提及了基于FPGA数字电路生成协方差矩阵的计算，其采用经典方法，即列向量间先求均值再求偏差然后乘累加计算输出协方差结果的串行执行过程，该过程导致列向量需反复读取，以及因此而产生的频繁的数据搬移操作。

申请号CN201910696826.9提及了设计一种脉动阵列结构用于矩阵LU分解计算，其行输入采用并行同步输入的方式进行改进，有利于低延迟性能提升，但是该发明仅对小于等于该脉动阵列尺寸的矩阵LU分解，不能适于更大尺寸规模的矩阵输入，且不能直接用于协方差矩阵计算。

发明内容

为提升协方差矩阵计算的效率并适应不同尺寸规模的协方差矩阵计算，本发明提出一种协方差矩阵计算的实现方法及其三角脉动阵列结构，对协方差计算公式执行适于数字电路并行计算的转换处理，根据脉动阵列尺寸定制行—列“Z”型交织寻址方式的数据结构，并设计三角结构的脉动阵列电路，对角线处理单元和内部普通处理单元采取区别设计，所有处理单元在同一时钟下脉动方式运行，可以支持不同尺寸规模的协方差矩阵的高效计算。

本发明的目的通过如下的技术方案来实现：

一种基于三角脉动阵列的协方差矩阵计算的电路实现方法，输入为n列m维的列向量，待求协方差矩阵为n行×n列的实数对称方阵或复数共轭矩阵，所述三角脉动阵列包含p个对角线处理单元和p(p-1)/2个内部普通处理单元，所述方法包括如下步骤：

S1：对协方差计算公式进行转换处理，转换公式如下，其中X、Y表示m维的任意两列列向量，和分别表示列向量X、Y的均值；x_i和y_i分别表示列向量X、Y中的m维元素；

S2：根据三角脉动阵列尺寸对待求协方差矩阵分块，输入列向量按每p列一组，若n/p不能整除，则通过补零实现整除，共计q组；