[发明专利]一种存内计算电路及方法

权利要求书

1.一种存内计算电路，其特征在于，包括：

权重值存储阵列，用于存储权重值阵列；

激活值存储阵列，用于存储激活值阵列；

逻辑计算阵列，包括若干个逻辑计算单元，所述逻辑计算单元用于在单个周期内从所述权重值存储阵列读取第一权重值，从所述激活值存储阵列中读取第一激活值，并对所述第一权重值和所述第一激活值进行或非操作，输出第一结果，所述第一权重值为所述权重值阵列中单比特权重值的相反值，所述第一激活值为所述激活值阵列中与所述第一权重值行数相同的单比特激活值的相反值；所述逻辑计算单元的数量与所述权重值阵列的行数以及所述激活值阵列的行数相同；所述逻辑计算阵列用于在所述单个周期内根据所述第一结果输出第二结果，所述第二结果为所述权重值阵列中一列的单比特权重值与所述激活值阵列中一列的单比特激活值的乘结果；

计算单元，用于根据所述第二结果进行移位累加计算，输出第三结果。

2.根据权利要求1所述的一种存内计算电路，其特征在于，所述计算单元包括：

加法器，用于计算所述第二结果中的各个乘结果的和，得到第四结果；

寄存器，用于保存所述第四结果；

补零模块，用于对所述寄存器中保存的所有所述第四结果进行补零操作，生成第五结果；

移位累加模块，所述第五结果进行移位累加计算，生成所述第三结果并输出。

3.根据权利要求2所述的一种存内计算电路，其特征在于，所述计算单元还包括符号位控制模块；

所述符号位控制模块用于对所述第五结果进行有符号计算或者无符号计算。

4.根据权利要求1所述的一种存内计算电路，其特征在于，所述权重值存储阵列采用SRAM存储单元阵列，所述权重值存储阵列包括若干个第一存储单元，所述第一存储单元包括第一SRAM存储单元和第一传输管，所述第一SRAM存储单元用于存储单比特权重值，所述第一传输管用于传输单比特权重值的相反值。

5.根据权利要求4所述的一种存内计算电路，其特征在于，所述激活值存储阵列采用SRAM存储单元阵列，所述激活值存储阵列包括若干个第二存储单元，所述第二存储单元包括第二SRAM存储单元和第二传输管，所述第二SRAM存储单元用于存储单比特激活值，所述第二传输管用于传输单比特激活值的相反值。

6.根据权利要求5所述的一种存内计算电路，其特征在于，所述第一SRAM存储单元和所述第二SRAM存储单元采用6T SRAM结构，所述第一传输管和所述第二传输管采用NMOS管。

7.根据权利要求5所述的一种存内计算电路，其特征在于，所述逻辑计算单元为或非门，所述或非门的第一输入端与所述第一传输管输出单比特权重值的相反值的一端连接，所述或非门的第二输入端与所述第二传输管输出单比特激活值的相反值的一端连接。

8.一种存内计算方法，其特征在于，所述方法应用于存内计算电路，所述存内计算电路包括权重值存储阵列、激活值存储阵列、逻辑计算阵列和计算单元，所述权重值存储阵列用于存储权重值阵列，所述激活值存储阵列用于存储激活值阵列，所述逻辑计算阵列包括若干个逻辑计算单元，所述方法包括：

通过所述逻辑计算单元在单个周期内从所述权重值存储阵列读取第一权重值，从所述激活值存储阵列中读取第一激活值，所述第一权重值为所述权重值阵列中单比特权重值的相反值，所述第一激活值为所述激活值阵列中与所述第一权重值行数相同的单比特激活值的相反值；

通过所述逻辑计算单元对所述第一权重值和所述第一激活值进行或非操作输出第一结果；

通过所述逻辑计算阵列在所述单个周期内根据所述第一结果输出第二结果，所述第二结果为所述权重值阵列中一列的单比特权重值与所述激活值阵列中一列的单比特激活值的乘结果；

根据所述第二结果，通过所述计算单元进行移位累加计算，输出第三结果。