[发明专利]一种减法电路

说明书

本发明涉及一种应用于存内计算的减法电路。该减法电路包括：第一传输门、第二传输门、计算电容和钳位电路；第一传输门和第二传输门均与计算电容连接；计算电容与嵌位电路连接。基于这一结构，本发明可以基于第一电平、第二电平和嵌位电平得到电平差值，达到使用较小的面积开销实现两个电压相减的目的，具有结构简单的特点，并且能够降低计算功耗开销，进而能够提高存内计算效率。

技术领域

本发明涉及电子元件技术领域，特别是涉及一种应用于存内计算的减法电路。

背景技术

卷积神经网络(CNNs)在大规模识别任务中的精度得到了前所未有的提高。然而，算法复杂度和内存访问限制了CNN硬件的能量效率和加速速度。并且，卷积神经网络在采用存内计算时，传统的ADC采样计算往往存在占用面积大、功耗开销大等问题。

发明内容

为解决现有技术存在的上述问题，本发明提供了一种减法电路，以应用于存内计算。

为实现上述目的，本发明提供了如下方案：

一种减法电路，包括：第一传输门、第二传输门、计算电容和钳位电路；

所述第一传输门和所述第二传输门均与所述计算电容连接；所述计算电容与所述嵌位电路连接；

所述第一传输门用于获取第一电平；所述第二传输门用于获取第二电平；所述嵌位电路用于生成嵌位电平；所述计算电容用于基于所述第一电平、所述第二电平和所述嵌位电平得到电平差值。

优选地，所述钳位电路包括：控制端、第一NMOS管和反相器；

所述控制端与所述第一NMOS管的栅极连接；所述第一NMOS管的漏极与所述计算电容的另一端连接；所述第一NMOS管的源极与所述反相器的第一端连接；所述反相器的第二端连接至所述第一NMOS管的漏极与所述计算电容的另一端的连接点上；所述反相器的第三端接地。

优选地，所述反相器包括PMOS管、第二NMOS管和电源；

所述PMOS管的栅极和所述第二NMOS管的栅极均与所述反相器的第二端连接；所述PMOS管的漏极和所述第二NMOS管的漏极均与所述反相器的第一端连接；所述PMOS管的源极与所述电源连接；所述第二NMOS管的源极与所述反相器的第三端接地。

优选地，所述第一传输门的输入端用于获取所述第一电平；所述第一传输门的输出端与所述计算电容的一端连接；所述第一传输门的控制端用于获取第一控制电平。

优选地，所述第二传输门的输入端用于获取所述第二电平；所述第二传输门的输出端与所述计算电容的一端连接；所述第二传输门的控制端用于获取第二控制电平。

优选地，当所述第一控制电平和所述钳位电路中控制端的输入电平均为高电平，所述第二控制电平为低电平时，计算电容一端上的电位为所述第一电平，计算电容另一端的电位为所述嵌位电平。

优选地，当所述第一控制电平和所述控制端的输入电平均为低电平，所述第二控制电平为高电平时，计算电容一端上的电位由所述第一电平跳变为所述第二电平，计算电容另一端的电位随所述计算电容一端上的电位变化而变化。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明提供的减法电路，包括：第一传输门、第二传输门、计算电容和钳位电路；第一传输门和第二传输门均与计算电容连接；计算电容与嵌位电路连接。基于这一结构，本发明可以基于第一电平、第二电平和嵌位电平得到电平差值，达到使用较小的面积开销实现两个电压相减的目的，具有结构简单的特点，并且能够降低计算功耗开销，进而能够提高存内计算效率。

附图说明