[发明专利]DFT测试电路、测试系统以及测试方法

说明书

本申请提供了一种DFT测试电路、测试系统和测试方法，用于对芯片的待测逻辑电路进行测试。该DFT测试电路包括：第一时钟门控单元、输入寄存模块、独热解码电路、逻辑模块、以及多个第二时钟门控单元。第一时钟门控单元的时钟信号端与输入寄存模块的时钟输入端电连接，输入寄存模块的输出端与独热解码电路的输入端电连接，独热解码电路的输出端与逻辑模块的输入端电连接，逻辑模块的输出端与多个第二时钟门控单元的测试使能端电连接。本申请提供的DFT测试电路，通过引入独热解码电路结构，在扫描测试的捕获阶段，每次仅打开某一组时钟门控单元，明显降低了同时开启的时钟门控单元的个数，从而降低测试功耗。

技术领域

本申请涉及芯片测试技术领域，尤其涉及一种DFT测试电路、测试系统以及测试方法。

背景技术

目前，随着集成电路的高速发展，芯片集成度越来越高，导致逻辑规模和工作模式也越来越复杂，芯片采用的可测试性设计(Design for Testability，缩写为DFT)也会面临越来越大的测试功耗。

采用现有的DFT测试电路结构，在对规模较大的芯片进行测试时，尤其是在扫描测试的捕获阶段，所有的时钟门控同时被打开，待测逻辑电路中的所有寄存器会随时钟翻转而翻转，翻转率过大，导致过高的动态功耗。

发明内容

根据本申请的第一方面，提供了一种DFT测试电路，用于对芯片的待测逻辑电路进行测试，包括：第一时钟门控单元、输入寄存模块、独热解码电路、逻辑模块、以及多个第二时钟门控单元；其中，所述第一时钟门控单元的时钟信号端与所述输入寄存模块的时钟输入端电连接，所述输入寄存模块的输出端与所述独热解码电路的输入端电连接，所述独热解码电路的输出端与所述逻辑模块的输入端电连接，所述逻辑模块的输出端与所述多个第二时钟门控单元的测试使能端电连接。

根据一些示例性实施例，所述输入寄存模块包括串链的N位普通寄存器，第i位普通寄存器的输出端连接到第i+1位普通寄存器的输入端，N和i均为正整数，N＞1，并且1≤i≤N-1。

根据一些示例性实施例，所述第一时钟门控单元的使能端和测试使能端均与扫描使能信号端电连接，所述第一时钟门控单元的时钟输入端与提供移位阶段低频时钟的自动化测试设备的时钟信号端电连接，所述第一时钟门控单元的时钟信号端与N 位普通寄存器中的每一个的时钟输入端电连接。

根据一些示例性实施例，所述独热解码电路具有N个输入端和N个输出端，所述N位普通寄存器的N个输出端与独热解码电路的N个输入端一一对应连接。

根据一些示例性实施例，所述逻辑模块包括N个第一级或门和N个第二级或门，所述独热解码电路的N个输出端与所述N个第一级或门的第一输入端一一对应连接，所述N个第一级或门的输出端与所述N个第二级或门的第一输入端一一对应连接。

根据一些示例性实施例，所述N个第二级或门中的每一个的第二输入端与所述扫描使能信号端电连接。

根据一些示例性实施例，所述多个第二时钟门控单元包括N组第二时钟门控单元，所述N个第二级或门的输出端分别与对应的一组第二时钟门控单元的测试使能端电连接。

根据一些示例性实施例，所述N组第二时钟门控单元中的每一组第二时钟门控单元属于相同时钟域。

根据一些示例性实施例，DFT测试电路还包括发送数据寄存器，其中，所述发送数据寄存器的输出端与所述N个第一级或门中的每一个的第二输入端电连接。

根据一些示例性实施例，所述发送数据寄存器是DFT侧可读可写寄存器。

根据一些示例性实施例，DFT测试电路还包括N位打拍寄存器，所述N个第二级或门的N个输出端与N位打拍寄存器的N个输入端一一对应连接，并且N位打拍寄存器的N个时钟输入端均与提供移位阶段低频时钟的自动化测试设备的时钟信号端电连接。