[发明专利]计数器

说明书

本申请实施例提供一种计数器，包括：计数模块，包括多个级联的子计数器和连接在多个子计数器中至少两个相邻的子计数器之间的延迟单元；其中，子计数器用于对时钟脉冲的个数进行计数以输出计数输出信号和进位输出信号；延迟单元用于接收至少两个子计数器中前一级子计数器的进位输出信号，并将接收到的进位输出信号进行延迟后输出至后一级子计数器；数据对齐模块，用于接收多个子计数器的计数输出信号，并按照与延迟单元导致的延迟时间对应的关系将接收到的属于同一个计数周期的多个计数输出信号进行数据对齐，以输出计数结果。如此，在保证计数准确性的前提下，提升了计数器的运行速度，有利于实现更高位数的计数器。

技术领域

本发明涉及电路与系统技术领域，特别是涉及一种计数器。

背景技术

计数器是一种常用的时序逻辑电路，是数字电路的重要组成部分，它的最基础的功能是通过统计时钟脉冲的个数来完成计数。

计数器的bit数(位数/比特数)越高，实现高速越困难。这主要与计数器的组成结构有关，计数器利用与门用来产生进位，随着计数器位数的增多，与门的输入会一级比一级多。当与门的输入超过一定程度的时候，不得不分层级来进行与运算，即将前面几个数据先进行与运算，运算的结果再进入新的与门进行下一级运算。然而，这将导致进位信号的传播延时上升，并且当与门的层级数量增多至进位信号的传播延时达到能与时钟周期相比拟的时候，计数器的速度就到极限了。可见，传统计数器结构位数越高，速度越慢；这成为高速计数器最大的局限。此外，传播延时还容易造成计数错误的问题。

如何在保证计数准确性的前提下，不断提升计数器的运行速度，实现高位数的计数器，是本领域一直致力解决的重要技术问题。

发明内容

有鉴于此，本申请实施例为解决背景技术中存在的至少一个问题而提供一种计数器。

本申请一实施例提供了一种计数器，包括：

计数模块，包括多个级联的子计数器和连接在多个所述子计数器中至少两个相邻的子计数器之间的延迟单元；其中，所述子计数器用于对时钟脉冲的个数进行计数以输出计数输出信号和进位输出信号；所述延迟单元用于接收所述至少两个子计数器中前一级子计数器的进位输出信号，并将接收到的所述进位输出信号进行延迟后输出至后一级子计数器；

数据对齐模块，用于接收多个所述子计数器的计数输出信号，并按照与所述延迟单元导致的延迟时间对应的关系将接收到的属于同一个计数周期的多个所述计数输出信号进行数据对齐，以输出计数结果。

在一可选实施方式中，所述多个子计数器中每相邻两级子计数器之间设置有一延迟单元。

在一可选实施方式中，所述延迟单元包括触发器，所述触发器以时钟脉冲作为控制信号，接收所述前一级子计数器的进位输出信号以及输出延迟后的进位输出信号至所述后一级子计数器。

在一可选实施方式中，至少一所述子计数器为n位(n bit)计数器，其中，n大于1；所述n位计数器中的各位之间通过与门产生进位信号；

所述n位计数器中至少一位的与门的输入端与上一位的与门的输入端相连；

所述n位计数器中包括不超过一位的与门采用如下连接方式：该位的与门的输入端与上一位的与门的输出端相连。

在一可选实施方式中，所述数据对齐模块包括触发器，所述数据对齐模块基于所述触发器进行数据对齐。

在一可选实施方式中，所述子计数器为n位(n bit)计数器，其中，n大于等于1；所述n位计数器中的每一位包括一个第一触发器；所述第一触发器包括计数输入端以及计数输出端；所述计数输出信号包括所述计数输入端的信号和/或所述计数输出端的信号；

所述延迟单元包括至少一个第二触发器；所述第二触发器以时钟脉冲作为控制信号，接收所述前一级子计数器的进位输出信号以及输出延迟后的进位输出信号至所述后一级子计数器；