[发明专利]一种以太网成帧方法及装置有效
申请号: | 202210851177.7 | 申请日: | 2022-07-19 |
公开(公告)号: | CN115314157B | 公开(公告)日: | 2023-10-24 |
发明(设计)人: | 贺昀彦 | 申请(专利权)人: | 烽火通信科技股份有限公司 |
主分类号: | H04L1/00 | 分类号: | H04L1/00;H04L69/06 |
代理公司: | 武汉智权专利代理事务所(特殊普通合伙) 42225 | 代理人: | 余浩 |
地址: | 430000 湖北省武*** | 国省代码: | 湖北;42 |
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摘要: | |||
搜索关键词: | 一种 以太网 方法 装置 | ||
本发明公开了一种以太网成帧方法及装置,涉及以太网成帧领域,该方法包括以下步骤:将待封装的帧拆分为多段;确定锚点段,并基于所述锚点段控制每段的起始位置,使相邻段首尾相接且不交叠;将每段对应的帧图案转换成位宽固定的串行码流;将各串行码流相或并剔除段尾空余字节后,合并成整帧。本发明中的以太网成帧方法可实现灵活的增删字段、更换帧图案、更换接口,能够简化设计,提高通用性和可靠性。
技术领域
本发明涉及以太网成帧领域,具体涉及一种以太网成帧方法及装置。
背景技术
以太网帧的封装格式多样,在不同协议层有不同的封装。长度不一,除去7字节前导、1字节定帧、4字节的FCS,范围在60~1514/9600(普通/巨帧),以字节为单位。
封装的字段可能是固定值比如协议类型、版本号、默认保留字等,也可能是可变值比如时戳、MAC地址、IP地址等。各个字段长度不一,从1bit的比如MPLS的栈底标识到连续多个字节的比如MAC地址、IP地址甚至TLV。
由于兼顾硬件的高性能、并行和软件的可编程的特点,FPGA擅长高速、大容量数据包处理,常被用于实现成帧功能,尤其是需要产生处理大容量的协议周期帧的场景。
FPGA内常见的以太网帧的接口信号如表1所示,可能有裁剪比如没有sop甚至eop或没有pdv。
表1.常见的以太网帧接口信号列表
sop output 帧首指示,指示一帧的开始 eop output 帧尾指示,指示一帧的结束 pdv output 数据有效,高有效,通常开始于sop结束于eop ept[ew-1:0] output 帧尾空字节数,帧尾值可能非零,帧首、帧中为0。 pda[wid-1:0] output 帧数据
帧长度以字节为单位,故wid是8的整数倍,且通常倍数是2的幂。每拍传送的字节数bn=wid/8。
帧尾字节数的位宽ew=log2(wid/8)。若帧数据位宽wid=8时,此时帧数据位宽即1字节,帧尾不会有空字节。
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